SOC的常见包装和PCB问题
文章：Kedar Patankar
本文介绍了对SoC发展成功的包装和PCB问题。
本系列的第一篇文章标题为“模拟IP集成中的常见硅问题“专注于与包含模拟IP相关的片上系统（SOC）设计问题。在这里，我们开始通过查看SoC开发成功的包装和PCB问题来获得芯片设计团队的领域。
包装注意事项
电容耦合是SoC设计中的众所周知的问题区域，可以在硅电平进行处理，但是单独的不再足够，因为它也表现在包装中。也可以在信号迹线之间观察到耦合 - 无论是无论是有效的 - 甚至可以来自电源总线。
RF，模拟和数字电路的不同电压和电流水平应归咎于。一个经常观察到的问题是模拟/射频电路成为用于数字块的EMI的源，导致频率求和和谐波在低频和高频时的互调。在模拟/射频和数字块之间共享封装地和电源平面可以将模拟电路暴露于数字开关噪声，主要电流尖峰，并通过较差的返回路径耦合。正如危险的是将模拟和数字接地引脚绑在一起一样，因为它的风险形成一个环形天线，它们都会吸引和产生噪音。
并非所有纠正这些困难都需要异国情调的方法。过去的声音设计练习仍然可以很好地工作，例如通过简单地记住避免电流循环，以保持源头和返回物理关闭。但是，包装工程师必须在寻找其他SOC造成的问题的解决方案方面变得非常广泛。
除了提供嵌入式去耦电容外，一些包装还包括本机电感器，作为解耦组件，以节省空间。
图1显示横截面倒装芯片BGA封装的图。来源：P2F半
尽管如此，当今的包装中最前沿的工作是越来越多的多芯片车辆的增殖：包装（SIP），晶片秤集成，尤其是2.5d / 3D IC。不是将所有功能集成在单个芯片上，模具可以专门为模拟，数字或内存模块，然后用过硅通孔（TSV）堆叠，提供金属堆叠和插入者之间的连接，并将信号和接地引脚与封装接口连接。球和PCB。通过TSV疏散和信号/地分布的适当设计规则，2.5 / 3D IC可以解决超深亚微米SOC的许多信号完整性（SI）和电源完整性（PI）问题。
2.5 / 3D IC仍然是整个半导体市场的小分数，也许是2％至3％。然而，它是一个壮大的节段，在未来五到六年中，可能会增加大小。尽管如此，多芯片方法显然不适合所有芯片，作为工程努力，测试负担和整体设计以及制造成本仍然令人生畏，但除了半导体市场的非常高的单位体积段。这项技术仍在积极发展，尚不能被视为成熟。
PCB问题
Soc导致包装和PCB中的问题之间存在许多相似之处。但尽管芯片和电路板之间的物理距离以及与芯片或其封装相比的电路板之间的电路板大量更大的电路板，但是问题集的情况较差而言。
基本电气问题在PCBS介电损耗，耗散因子和皮肤效应中可以更加明显。后两者特别受到数字电路的频率的不利影响。这些高f.最大限度块创建类似的接地平面调制问题，这些样式调制问题在批量倾倒的包装中，该问题破坏了模拟电路的地面参考。用高频率携手，许多千兆频道的数据速率也在创造更严重的串扰和符号间干扰（ISI）问题。
定期不同的vDD.对于模拟/ RF和数字块也有助于两种电路的EMI问题 - 再次平行于在包装级别观察到的问题。即使是时钟信号也可以成为EMI的源，因为它们的频率和边缘速率。
图2与包装相比，多层PCB的横截面强调了大小和深度优势。资料来源：P2F半
由于与包相比，有利于分层PCB可实现的更大尺寸和深度，有些设计团队已经尝试实现单独的模拟和数字地面平面，以避免两种类型的电路之间的基于电流的EMI问题。不幸的是，这被证明具有在董事会上创建偶极天线的令人讨厌的趋势。将单独的接地平面与迹线连接以改善这样的问题，通常导致产生另一天线。
然而，频率和带宽不是EMI的唯一来源，并且通过这些术语判断芯片或电路的EMI电位并不总是足以评估其成为噪声源的风险。例如，高精度ADCS更准确地评估EMI而不是其F.最大限度，但通过他们的抽样率。
董事会设计人员的长期练习是将模拟和数字组件分离在板上，只允许DAC或ADC跨越它们之间的边界。此外，数字和模拟信号迹线被分离到自己的区域 - 通过另一个通过另一个域名是唯一避免的。最后，它被认为是不超过另一个模拟或数字痕迹的必要条件。
然而，有时，当通过另一个信号跟踪通过另一个域或交叉模拟和数字信号迹线的必要性不能逃避。在这种情况下，经验丰富的PCB设计人员确保在接地平面引用之上发生设计规则违规。没有这样做是促进串扰的邀请通过归纳。
然而，在PCB上的模拟和数字信令域之间的清洁分区几乎不可能。SOC器件包含数量的模拟/ RF和数字电路，并且只有ADC和DACS都很少地放置在电路板横跨域边界上。甚至在功能中出现的芯片也可以具有一个小而重要的嵌入式模拟组件 - 例如具有内部PLL的DSP。
通常，PCB设计人员将接地混合信号设备接地到与纯模拟组件的接地平面相同。但是，对于具有相对较小的模拟组件的芯片，它可以变得棘手。通常足够，芯片供应商将提供单独的模拟和数字接地引脚，并指示板工程师将两个引脚带到数字地面参考平面。但是，要准备好与模拟接地销的解耦盖。另一方面，如果设备供应商指示板工程师将模拟和接地引脚绑定在一起，那么该踪迹应该通过可能的最短距离来实现模拟接地。
巨大的优势PCB通过芯片和封装是部署大型厚铜地面平面的能力。这种平面提供跨各种频率的一致阻抗，减少R和L部件，并有助于导热率。
为了防止大型瞬态电流从高频数字开关活动中行进这种接地平面，并导致连接到相同参考平面的模拟设备的EMI问题，电路板设计人员通常被迫将平面切割成数字和模拟部分。这些单独的平面可以使用肖特基二极管或类似的高阻抗方法连接，以防止在平面之间建立瞬态电压，同时阻止电流尖峰之间的交叉。
应该指出的是，上述规则和解决方案不是经文。情况各不相同，因此需要灵活性和适应性。EDA和PCB公司可以提供额外的专业知识，并且持续努力开发用于底板层的改进的电介质材料，这些底层是优质的绝缘体，同时仍然具有成本效益和可制造的。
整体SoC设计
到目前为止，在本系列中，我们讨论了芯片，包和PCB问题作为单独的实体。然而，在SoC设计期间串行和单独对待它们，这将是一种令人厌恶的错误，因为它不可避免地导致迭代设计周期，具有重要返工，破坏的时间表和跳线成本超支。所需要的是一种更全面的方法，可以在多个层面上集成设计需求，这是我们将在下一部分中检查的主题。
本文最初发布行星模拟。
凯德帕纳卡尔P2F Semi的首席技术官（CTO）是一个半导体行业资深，拥有23年的设计，发展和客户关系经验。
