芯片设计将包装和PCB融合在SoC时代
文章：Kedar Patankar
SoC开发人员必须成为系统开发人员，以便在硅中正确集成模拟和数字IP，处理非凡的复杂性和功能。
本系列中的前一篇文章显示了如何成功整合IP - 特别是模拟/射频，而是数字也是由于设计努力的一开始就由芯片开发团队的实践预先确定。在IP集成期间，在IP集成期间出现的问题在信号完整性（SI）和Power Integrity（PI）问题的形式中相互作用。
信号完整性问题包括源自受损边缘速率的定时效应 - 抖动，其具有上升的频率和幅度效应，如电磁干扰（EMI），包括低频率和高频的串扰和谐波。电源完整性问题包括切换噪声和串扰，必须动态管理，以便既不妥协。
这是一个具有挑战性的情况，因为需要保持清洁功率水平和噪声边际面对Vdd与更深的亚微米节点同步下降。人们不可能不注意到这些问题之间的许多共性，以及在系统设计和集成的所有三个层次上减少这些问题的方法。
图1说明信号和功率完整性问题，它们的起源，和解决方法。来源:P2F半
在实现IP集成问题的情况下，由于没有处理芯片，包装和PCB设计的设计方法，作为全面的整体，努力开发一种能够成功地面对这一多变量混乱的方法。从这一点出现了配电网络或PDN的概念。
配电网络
基本概念集中在一个共同和一致的阻抗Z，它可以作为芯片、封装和PBC的设计要求。使用通用公式Z = delta V(电源噪声)/I, Z参数可以从晶体管电流图I估计出来，假设它是一个常数。这作为整个操作频率范围内系统所有三个级别的上限。
Z将根据R、C、L和操作频率的个别因素在所有三个层次上有所不同。在任何给定的谐振频率下，上限由R和L决定，下限由C决定。每一层的RLC值取决于该层的接地平面、体积或去耦电容的使用和尺寸、引脚、踪迹等等。
在PDN方法中，三个硬件水平之间的EMI源之间的共性变得明显。这些普遍问题的一些例子和其补救措施的指导方针包括：
- 直流电源和信号遵循最小值的路径;交流遵循最小阻抗的路径。
- 不连续的电流回路是电磁干扰的常见来源。虽然也使用由薄的或高介电常数介质组成的绝缘材料，但这些通常用去耦帽来管理。
- 耦合可以是电容性和电感的，并且频率较高。使用最短可能的迹线到地面参考是必要的。
- 封装和pcb中的接地面屏蔽了信号层的串扰并阻挡了电磁干扰的噪声。然而，这两个层面都面临着地面层和动力层之间频率相关共振的风险，几乎肯定需要解耦。
- 通过硅通孔（TSV）和通过包装中的模具通孔（TMV）已成为所有三个层次的串扰源。适当的间距，信号通孔，差分信令和地面参考距离之间的散射接地通孔都始终用于减轻问题。此问题的修复非常具体于芯片设计 - 特别是2.5 / 3D IC - 问题正在接收很多关注。
- 分离帽的沉重使用将影响所有三个层面的平面图，布局和设计选择，以相关的负面影响成本。然而，感应寄生菌素的电流变化将取决于芯片电平的电流绘制，并且可以从片上电压调节器 - 这是一个高度不期望的事件中的更多电流抽取，因为片上调节器是寄生电容的源极。解耦帽在这里为“可充电电池”提供了甚至出电流流动的重要作用。因此，使用去耦盖是不可避免的现实。
我们可以从上面的信息中清楚地辨别成功芯片，包和PCB设计之间越来越多的相互依赖性。
从芯片到封装再到PCB
芯片供应商不久前发现，为芯片构建一个演示板要比开发一个完整的系统实现简单得多。然而，在SoC时代，半导体厂商开始意识到，他们自己的领域正在迅速与封装和PCB融合。我们现在可以很清楚地看到，这种融合是由在硅上集成非常复杂和功能的数字和模拟IP的需求驱动的。换句话说:为了在硅片上恰当地集成系统IP，芯片开发者实际上必须成为系统开发者。
这正在转向芯片设计团队的要求，以扩展他们的技能，以便在完整建模，设计，仿真和验证周期中涵盖芯片，包装和板级的合作。EDA供应商正在通过为其在芯片开发工具链中提供新工具和流程来响应此新兴需求。这些产品中没有明确的赢家，但这个领域的快速发展是显着的。在包括前端和后端的芯片/包装/ PCB代码中的一个非常全面的方法图2．
图2该插图强调了一个全面的芯片、封装和PCB联合设计方法。来源:P2F半
上述流程的必要补充是在连续的抽象层中纳入每个级别的原型，从高抽象黑匣子建模 - 中等抽象 - 试验布局和粗放置以及更多完整的芯片块的路由与物理相结合完成包装和PCB的原型，最后完成作为逻辑设计的降低或零抽象水平。在这里，SoC设计凝固和物理设计和集成涉及占主导地位。通过从一开始动态地从所有三个级别之间进行协同设计，可以通过在最终磁带之前的规划和优化周期和优化之前来解决IP集成问题，并且可以避免诸如调度单和迭代返工等困难。
Regardless of the effectiveness of any given EDA tool or flow, it is abundantly clear at this point that it’s no longer sufficient to design a chip and integrate its digital and analog IP, then optimize die placement in a chosen package and in turn optimize the placement of the device on a multi-layer PCB with successive stages completed serially and in relative isolation. Engaging each level independently will ensure significant cost overruns, schedule delays, and work cycles wasted on re-engineering.
半导体数字和模拟IP的集成只有在芯片设计团队考虑到SoC的“垂直”尺寸，并在设计、仿真和验证流程中包括详细的封装和PCB参数，将这三个级别视为一个系统时才能及时、高效和完全成功。SoC开发不再仅仅是一个基于硅的学科。为了恰当地体现充满数字、模拟、射频和混合信号IP块的soc的功能丰富，芯片设计团队将从现在开始进一步侵占系统房屋的工程领域，超越逻辑层面，并进入物理层面。
这篇文章最初发表于地球上模拟．
基达PatankarP2F Semi的首席技术官（CTO）是一个半导体行业资深，拥有23年的设计，发展和客户关系经验。
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