高级包装可以帮助解决芯片I / O限制
文章：Richard Quinnell
诸如Fowlp等先进技术允许增加的分量密度以及提高性能，并帮助解决芯片I / O限制。
摩尔在工艺技术中的法律上是最后的腿，所以先进的包装正在占用巴吞。扇出晶片级包装（Fowlp）等先进技术允许增加分量密度以及提高性能，并帮助解决芯片I / O限制。然而，成功使用此类技术的基本密钥是从芯片设计中的包装从一开始就包括包装。
几十年来，半导体加工技术已经稳步推动从几十微米到单位数纳米的特征尺寸，从而每18个月有效地加倍成分密度。然而，与此同时，设计和制造成本已经上升，阈值边距缩小，并且似乎妨碍了进一步的进展。此外，各个芯片中的晶体管密度增加在将芯片连接在一起时产生了问题，例如限制IO引脚计数和芯片到芯片互连的速度。
这些限制在诸如需要大量高带宽存储器的人工智能（AI）边缘和云系统之类的应用中，这些限制特别有问题。为了解决这些问题以及继续提高元件密度，该行业开发了几种先进的封装技术，允许多个芯片在紧凑，高性能的包中互连，在电路板上为单个组件。
一种这样的技术FOWLP已经用于移动设备的批量生产。Fowlp封装过程涉及将各个芯片安装在称为再分配层（RDL）的插入器基板上，该芯片在芯片和IO焊盘之间提供互连，所有这些都在单个过度模制中封装。
面朝上和面对面的方法
禽类有几种变体，每一个使用略微不同的制造步骤，可从各种供应商提供（图1）。可以使用模具第一工艺产生禽组件，其中芯片面朝下或面朝上或使用RDL第一组件。
图1FOWLP技术的变化包括模具 - 第一和RDL-First装配选项。资源：微机枪
在模具 - 第一方法中，芯片管芯使用临时粘合或热释放层附接到载体，然后将其模塑成封装。如果模具面朝下，则下一步骤是释放临时层，连接RDL，并形成完成包装的焊球。如果模具面朝上，则需要一些额外的步骤。
首先，必须通过在过度成型之前向它们添加铜柱来延伸各个模具I / O连接。在成型之后，必须将模塑的背部接地以在连接RD1并形成焊球之前露出柱子。
在RDL-First方法中，RDL使用临时释放层附加到载波，并且管芯附着到RDL。然后将组件覆盖成型，载体被释放，并且焊球形成。任何一种方法的最终步骤是将组件分开，该组件被形成为单独的设备。
这些不同的方法提供了不同的成本和性能权衡。在成本方面，模具 - 首先，面朝下的方法避免了制造铜柱和后部研磨的需要，因此它具有较低的制造成本。它最适合低I / O计数应用;但是，芯片移位，晶圆翘曲等存在问题，这些问题限制了其对复杂的多芯片封装的使用。
面部上升方法减少了这些问题，并且在热管理中具有优势，因为芯片的后部完全暴露，便于散热。RTL-First方法具有优点：它允许在其制造中使用已知的好模（KGD），提高产率。
在性能下，面部下降方法具有比其他两种方法更短的连接路径（图2.）。这两种方法具有铜柱，其延伸到RDL的连接以及在芯片下具有在连接之间添加寄生电容的芯片层，影响其高频性能。
图2.FOWLP方法的选择可以影响痕量长度，并在芯片的设计中创建需要考虑的寄生效应。来源微机枪
高级包装的新工具
由于包装的制造引起的这种微妙的寄生效应越来越重要，因为逻辑速度上升并且可以显着改变信号时序和特性。因此，寻求使用这种先进的包装技术的开发人员需要确保其仿真和设计验证工作包括包装以及芯片设计，以确保成功。
芯片供应商开始开发自己的内部工具，将包装和芯片设计集成为其客户的单个过程流程。但是，内部工具可能会限制使用供应商进程所做的芯片的设计者选择。那些想要从不同进程混合芯片的人可能需要依赖于通过外包装配和测试（Osat）服装可用的工具，以验证完整的芯片设计。EDA公司还在加强开发可支持这些先进的包装要求的设计和验证工具。
无论哪种方式，先进包装的作用将继续增长，因为该行业一直推动摩尔法尽可能长。对较小，更快，更具能力的芯片和系统的需求将继续，现在包装似乎是开发人员需要探索的新前沿。
本文最初发布edn.。
丰富的Quinnell.是一个退休的工程师和作家，以及Edn的前任主编。
相关文章：