5nm测试是相同的还是不同的?
文章作者:Robert Ruiz
IC FAB的出血边缘的生产测试需要新方法。
随着每一个工艺节点的推进，新型的制造缺陷也随之显现。这些缺陷在早期阶段特别普遍。对于早期的采用者来说，硅制造测试必须演进以捕获尽可能多的缺陷。与平面晶体管相比，finfet由于其不同的物理结构，带来了新型的缺陷——主要是出现在鳍上的缺陷。必须采用什么样的测试方法和技术来检测新工艺节点(如5nm及以上)中的所有制造缺陷?如果没有在硅测试时捕获，缺陷就会表现为现场故障，增加成本并侵蚀利润空间。本文主要讨论基于松弛的过渡和单元感知测试，以提高硅测试的质量。
FinFET测试:基础知识
在先进的几何结构中，泄漏功率和短通道效应一直困扰着平面mosfet，而FinFET可以实现更高的驱动电流，并能够抑制off-state泄漏电流[2]。FinFET在垂直鳍片和三面环绕它的栅极之间夹有一纳米薄的介电介质，形成一个导电通道(图1a)。由于翅片的尺寸是由制造工艺确定的，逻辑栅的驱动强度可以通过增加在共同源和漏之间平行运行的翅片的数量来离散地增加(图1b)。对于5nm及以上的FinFET技术，一个主要的进步是栅极-全方位(图2)，以提高性能可变性和扩展栅极长度。
图1（a）Finfet的横截面。(b)具有多个翅片的FinFET并联连接以增加驱动强度。
图2Gate-all-around FinFET
为了检测这些finfet上的制造缺陷，自动测试模式生成(ATPG)工具以缺陷模型(称为“故障模型”)为目标，并生成测试程序。测试程序是由一个测试人员应用到硅上，确定每个模具通过(无缺陷)或失败(有缺陷)。如果一个缺陷本质上导致晶体管卡住或关断，ATPG工具(如Synopsys TetraMAX II)可以使用经典故障模型(卡住、IDDQ和桥接故障)对缺陷进行测试。事实上，这些故障模型与适用于测试平面mosfet的故障模型是同一类型的。
但是，对FinFET独有的缺陷且对应于不堵塞/关闭的异常行为？下表1总结了几种类型的物理缺陷，该类型仅在FinFET设备中发生，该过程变化可能导致这些缺陷以及它们如何影响逻辑门中的延迟和泄漏行为[3]。
身体缺陷 |
过程变化 |
延迟影响 |
泄漏的影响 |
鳍片上的电阻开启 |
Over-etching |
是的 |
没有 |
电阻短鳍 |
掺杂剂从源/漏植入物扩散到沟道 |
是的 |
是的 |
Gate-fin短 |
光刻缺陷，介电击穿 |
是的 |
是的 |
鳍片上的电阻打开
让我们简要地检查其中一个缺陷及其缺陷效应，特别是在鳍片上出现电阻开路的缺陷。过度蚀刻会切割到鳍片上，导致电阻开路。考虑一个由多个p型翅片组成的CMOS逆变器，其中一个在漏极上有一个电阻开路(图3)。
图3（a）布局拓扑显示在p型FinFET的鳍片上的电阻打开。(b)具有影响几个p型翅片之一的电阻开路的CMOS逆变器的晶体管表示。(c)输出信号的无故障和故障行为。
如果至少有一个p型翅片未完全切断，栅门仍能正常工作，但驱动强度较低，导致延迟增加。这种延迟的大小取决于损坏的程度和损坏鳍的数量。如果鳍完全切断，R接近无穷大，在逆变器输出的低到高过渡中观察到额外的延迟。如果有其他切断或部分切断的鳍，则会出现额外的延迟。为了找出导致信号转换延迟的缺陷，需要进行“at-speed”测试。这些类型的测试可以由ATPG工具使用转换延迟、路径延迟、保持时间和故障创建。如果总延迟增加很显著，那么由此产生的测试可以检测到电阻打开。
然而，如果只有一个翅片被部分地切断，则R可以远低于无限但仍然超过无缺陷案例的电阻率。在这种情况下，添加了相对较小的额外延迟。这些小额外延迟是“小延迟缺陷”的示例，其可能导致当设计以目标频率运行时的响应无效。类似于其他翅片缺陷的分析，例如鳍片上的电阻短路，类似地显示对输出响应时间的影响。这些类型的缺陷通常难以与传统的过渡延迟测试靶向，因为它们通常不能使用具有大量定时松弛的短组合测试路径来检测这种缺陷。另一方面，在下一节中讨论的基于休闲的过渡延迟测试能够对覆盖鳍片上的小延迟缺陷具有必要的。
基于SLACK的过渡延迟测试
过渡延迟故障测试是“速度”测试，这意味着测试程序以快速施加。标准过渡故障测试是有效的检测与标称延迟相关的缺陷，但它们不会明确地沿着它们的最小稀释路径进行延迟故障。结果，它们无效地检测到FinFET和高级过程中可能发生的小延迟缺陷。相比之下，基于松弛的过渡延迟测试有效地覆盖产生甚至微型延迟的缺陷。这是可能的，因为故障沿最小松弛路径定位，导致实际信号在其分配的时间内传播。生成该测试的手段的一个示例是利用静态定时分析，从Synopsys的PrimeTime提供Slack信息以指导Tetramax II ATPG的模式生成。
作为对基于SLACK的过渡延迟测试的FinFET FIN故障的检测增加的示例，考虑图4中的电路。该电路显示了在FinFET NAND门的输出端的延迟故障的两个可能的检测路径。路径A是故障的最小slack路径，这意味着如果信号仅略微减慢，则检测到不正确的值。标准转换测试ATPG很可能不会覆盖小延迟缺陷，因为它将沿路径B的延迟故障，最容易检测到的路径。因为路径A是最小松弛路径，所以它是延迟故障的首选目标转换路径。
图4基于SLACK的过渡测试检测FINFET NAND门中的小延迟缺陷
细胞感知ATPG
此外，单元感知的故障测试可用于定位库单元内的晶体管级缺陷，如露天漏液和其他缺陷。这种类型的缺陷可能不会被标准的ATPG所覆盖，它只针对细胞引脚上的缺陷。细胞感知的ATPG将在下面更详细地描述。
单元感知测试非常适合逻辑优化以实现更复杂布尔函数的单元，如图5所示的条件进位门。
图5有条件带门
为了执行单元感知测试，ATPG工具必须以单元测试模型为指导。模型背后的基本思想如图6所示，图6显示了如何将电阻连接到晶体管上，并分配接近各种物理缺陷类型的值，如漏极开路、源极漏短路等。在电路网络中插入一个参数化电阻器，并进行瞬态分析，可以比较输出端性能的好坏。模拟需要足够精确，以预测可观察到的错误行为，如卡在1/0或输出转换的延迟。
图6连接到晶体管上的电阻，并指定接近物理缺陷类型的值。
ATPG访问的单元测试模型包括一个用于过渡延迟测试的两周表。该表包含针对所有指定缺陷所需的输入条件，对于每个输入条件，输出好的机器值和覆盖的缺陷。表2是示例单元格的单元格测试模型的概念表示。如果一个缺陷Dx被给定的输入条件检测到，相应的列显示一个布尔值1，否则为0。在表项中，1或0表示两个循环中相同的常数值，“R”符号表示上升过渡，“F”符号表示下降过渡。
结论
高缺陷覆盖对于新出现的过程节点至关重要，并且可以通过应用多次测试来在包括5nm的FinFET节点上实现。除了卡住和标准过渡延迟故障外，ATPG工具必须针对基于Slack的转换和单元感觉故障。与平面MOSFET盖板不同，FINFET栅极利用多个翅片来增加驱动强度。基于松弛的过渡试验可以有效地检测可能在某些翅片损坏时可能出现的小延迟。最后，为了进一步改进到几乎零DPPM的缺陷覆盖，小区感知测试解决方案生成目标缺陷的模式。
相关文章:
- - - - - -罗伯特瑞兹是Synopsys, Inc.测试自动化产品的高级产品营销经理。他的背景包括17年的高级测试设计方法以及几年的ASIC设计师。罗伯特有斯坦福大学的BSEE。
参考文献
[1] Appello，D .;Mattiuzzo，R。Allsup，C.，“小延迟缺陷测试”，2009年6月EDN。
[2]比德尔,a;陈杰，“基于FinFET技术的新型晶体管的生产与应用”，2013年4月，新光电子股份有限公司。
(?当finfet在7nm之后失去动力时，接下来会发生什么?争论才刚刚开始。2016年8月18日-作者:Mark LaPedus
[3]刘,y;徐庆，“基于fet逻辑电路的故障建模”，中国科学:技术科学，2012,pp. 1-9。
[4] Kapur r;Zejda, j .;测试时间信息的基本原理:我们能有多简单?(论文)，2007，第1-7页。