用HDL语言描述提高航天器RTL的质量
文章：Rajan Bedi
HDL linting改进了航天器RTL的质量，以减少设计风险，加速IP验证，提高生产力，并减少调试工作，以满足上市时间的最后期限。
如果您曾经渴望编写脱离现实世界的RTL，那么现在是卫星、航天器、着陆器和漫游者越来越多地在其子系统中使用fpga和asic的时候。
一些最近的同行评议强调了导致太空电子故障的糟糕编码技术，例如，一个一百万美元的立方体卫星由于陷入有限状态机的死状态而无法运行。HDL产品毛羽,包括结构静态分析,可以检查质量的RTL之前模拟、合成、和实现,已经被证明是有效地识别坏实践一些卫星制造商现在授权他们的高密度脂蛋白高可靠性的应用程序程序员线头文件之前正式托运。运行时间比逻辑模拟要短得多，并且可以在设计周期的早期执行，在设计周期的早期，错误的代价更低，并且在开发RTL时，不需要一个详尽的测试台。
LINTING解析RTL识别竞争条件，注册冲突，总线争用，隐含锁存器，冗余逻辑，X型传播，长路径和死状态的问题。分析允许将特定于公司的标准设置为强制执行COMING CLINGSITY和命名约定。
结构静态分析可以直接从RTL找到假路径，其中没有输入的序列导致沿路径传播的事件，因此可以忽略用于定时分析和优化性能。例如，下面所示的寄存器B到C的路径永远不会被敏感，因为在MUX2下选择了来自逻辑云的输出。
图1单周期假路径的示例
一些假路径需要多个级别的层次结构来完成它们的功能，以完成脉冲发生器或流水线结构。例如，如下所示的Select1和Select2不能高于同时导致假路径。
图2多循环假路径的示例
结构静态分析可以找到对实现时序闭合和设备适配至关重要的最长路径:直接从RTL识别错误和多循环路径有助于综合和实现，避免不必要的努力满足时序或其他网络优化。不必要地放置和路由错误路径会导致关键逻辑错过闭包!
当工程师在较小的压力下，提高LINTING通过识别开发周期早期的差的编码来提高RTL的可靠性质量（QOR）。它降低了设计风险，加速了IP验证，提高了生产力，降低了实验室所花费的调试工作和测试时间，以满足市场上市时间的截止日期。
空间工业越来越多地采用的喷丝和结构静态分析的示例，以提高RTL的质量和签名IP蓝色珍珠的视觉验证套件。通过使用该软件，在NASA项目上工作的Orbital ATK最近检测到24个时钟域交叉（CDC）误差在生产太空IP中未被传统的正式验证方法拾取。
可视化验证套件在模拟和综合检查质量和可靠性问题之前解析RTL，随后进行CDC调查。代码将按顺序进行分析，其中首先处理的问题是，其解决方案还将修复其他故障，或者可能导致或揭示其他类型的问题，然后可以单独检查这些问题。下图说明了在标准FPGA/ASIC设计流程中HDL检测和结构静态分析适用的地方。
图3蓝色珍珠的HDL Linting Flow
SpaceChips Peer - 评论空间电子产品和RTL，适用于许多卫星和航天器制造商，我们已经开始评估蓝色珍珠的视觉验证套件以检查第三方IP的质量。鉴于我们并不总是知道原始的设计意图，HDL Linting已被证明可用于调试和验证代码的功能。软件的一个非常有用的特征是它能够使用泡沫图自动检测和快速验证有限状态机的行为，以在它们之间显示所有状态和转换，以及识别无法访问的功能。以前，我们将有写的详尽测试台，这是耗时的。
该软件还分析案例报表报告重复，重叠，或缺失项，以及缺席的分配或默认条款。可以扩展linter，允许使用Tcl或SDC(定时约束)命令创建自定义检查。在检测和结构静态分析过程中，该工具可以使用其交互GUI进行控制，也可以使用Tcl以批处理方式自动运行。
随着数字空间电子复杂性的增加，航空电子工程师越来越多地使用商业或现有的ip来满足上市的最后期限。通常，它们以不同的格式出现(例如可合成的RTL、加密的IP、仿真模型或不可合成的HDL)，通常来自不同的来源，并与具有不同频率和相位关系的独立时钟工作，即不同的域。
对于包含非整数或漂移时钟的多个域，必须验证它们之间的信号的同步性。当数据从由一个时钟驱动的触发器传送到由不同时钟触发的另一个时钟的触发器传送数据时发生CDC。设置和保持违规可能导致衡量性，可以通过设计传播为导致功能故障的错误状态。传统的模拟和静态定时分析无法绘制此行为，并且无法确认数据是否在域中始终且可靠地传输数据。
如果将第三方IP交付为合成型RTL，则可以对此进行CDC分析。但是，对于其他格式，传统上，将实例化块作为黑匣子导入，包含敏感，专有IP，分析一直无法使用内部结构的任何知识，也无法使用有关端口与时钟的互动的信息。
Visual Verification Suite支持灰色单元的概念，为第三方IP提供时钟和注册信息，允许使用传统的黑盒方法可能超出可能的CDC分析。灰色单元是将所有内部寄存器到寄存器逻辑排除的模块的表示，包括仅来自每个输入的所有逻辑以及包括第一寄存器的所有逻辑，以及每个输出的所有逻辑返回到和包括最后一个寄存器。灰色细胞保持第三方IP的机密性，如下所示。
图4黑盒IP和灰色单元IP
对于空间级fpga的用户，Blue Pearl的可视化验证套件由Microsemi的Libero SoC和Xilinx Vivado IDEs支持。为了帮助航天工业管理越来越复杂的设计实例化来自许多不同来源的ip，例如FPGA/ASIC供应商、航天机构、oe万博投注网址m和第三方，我建议所有高可靠性fpga和asic的提供商在其设计环境中包括linting和结构静态分析，以允许HDL程序员提高RTL的质量。
HDL LINTING（包括结构静态分析）提高了航天器RTL的质量，并在设计周期中提前降低了风险，允许IP以信心地签名。我打算通过展示较差的编码和展示蓝珍珠的视觉验证套件如何改善RTL的QOR，加速IP验证，降低开发时间，提高生产力，提高生产力，提高生产力，提高生产力，提高生产力，提高生产力，提高生产力，提高生产力，提高生产力，提高生产力，提高生产力，以帮助满足市场上市时间的截止日期。
直到下个月，第一个告诉为什么IP端口应该注册的人将赢得一个火箭科学家课程世界巡回赛T恤。祝贺美国波士顿的苏菲，第一个回答我的谜语以前的文章。我将在空间电子设备上介绍一下帕萨迪纳的空间科技博览会5月23日星期三，并希望在洛杉矶遇到我许多美国读者。我还将在4月10日在ESA的FPGA会议上举行两篇论文，以便举行馆内进行。
Rajan贝蒂他是Spacechips公司的首席执行官和创始人，该公司提供机载加工产品、空间电子设计咨询、培训、技术营销和商业智能服务。
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