让PCIE 4.0终于出门了

文章：里克·梅里特（Rick Merritt）

使用PCI Express 4.0的少数芯片即使直到明年年初才能达到16G转移/第二个规格，也将前往Fab。一旦整理了所有细节，PCI特别兴趣组（PCI SIG）的目标是认真地开始在5.0上以25或32GT/s的速度运行。

Cadence，PLDA和Synopsys在PCI SIG的年度开发人员会议上演示了PCIE 4.0物理层，控制器，开关和其他IP块。他们展示了使用PCIE 4.0的100Gbit/s Infiniband开关芯片，其中包括100Gbit/s Infiniband开关。

自PCI SIG批准其最后一个主要标准（8GT/S PCIE 3.0）以来已有六年多。在启动4.0版本时，它认为它可能是其最后一个基于铜的芯片芯片互连。但是从那时起，以太网和光纤频道组分别将铜网络推向25和32Gbits/s。

“我们知道我们可以将PCIE带到下一代，我们只需要制定细节，” PCI SIG主席在该组织的年度开发人员会议上的新闻发布会上说。

__图1：__ *节奏显示了使用PCIE 4.0跨背机（中心）链接到其控制器（在红板上）的Mellanox 100G Infiniband开关芯片（左）。（图像：EE时间） *

关于5.0版的问题很多。它们包括确定它是否会向后兼容，并且仍将其定义为芯片到芯片链接，因为所有PCI标准都已迄今为止。

Yanes说：“我们无法播放编码技巧。” Yanes指出了3.0版，从前使用的8B/10B编码了128B/130B。他补充说：“使用256个编码不会让您更多，因此除了增加频率外，我看不到很多技巧。”

需求将来自通常的嫌疑人。与下一代图形处理器和固态驱动器一样，已经达到100Gbit/s速率的网络卡将需要更快的芯片链接。

创建从智能手机到超级计算机的所有标准，为732家公司的成员群创建标准并不容易。随着数据速率的增加和信号边缘的缩小，迄今为止，新的PCIE版本之间的时间从三年延长到七年。

__FIGURE 2：__ *Mellanox的开关是少数几个即将用PCIE 4.0胶带胶带的芯片。

让PCIE 4.0出门

__Figure 3：__ *PLDA（法国Aix-en-Provence）使用其FPGA上的开关芯片显示了PCIE 4.0的测试板。 * *

当前正在审查PCIE 4.0标准的0.7版，并有望在下个月获得批准。然后，工程师将通过广泛的实验室测试进行规格，以验证所有功能及其参数，然后再登录0.9版。该规范的仔细校对应导致1.0标准，可能是到4月。

该小组一年前表示，希望在2015年底完成0.7选秀，其中包括任何新功能。“试图使所有人达成共识的时间比预期的要长，” Yanes说。

批准的最后一个功能之一特别棘手。称为通道建模，它使系统工程师可以检查互连的每个车道的眼图，以查看其设计的边距。万博投注网址

“ 4.0规格花了很长时间。我们有许多客户在秋季使用它录制产品，因为他们认为当前的0.7草案已经足够好了。” Synopsys IP组的高级产品营销经理Scott Knowlton说。

__图4：__ *Cadence（上图）和Synopsys显示了PCIE 4.0在工作硅中运行的PCIE 4.0的功能。

“We have one customer taping out a serdes device who felt they were waiting long enough and couldn’t miss their market window, so devices will come soon and compliance programs will come later,” said Arif Khan, a PCIe expert in the IP group at Cadence.

今年早些时候，IBM宣布了其下一个服务器处理器Power9的规格，其中包括支持PCIE 4.0的计划。

4.0规格将其更快的数据速率交易，略短的距离约为12-14英寸。因此，在3.0版中变得流行的网状和重新流程可能会更广泛地使用。

在活动中，Cadence和Synopsys都根据其IP Bocks在硅中起作用的通道建模功能。节奏芯片是在16nm FinFET过程中制成的。与先前的PCIE块相比，Synopsys声称其块将其潜伏期降低了20％，面积减少了15％。

__FIGURE 5：__ *PERICOM显示12Gbit/s为PCIE重新列出，它说的是四分之一的费用，其成本高达全部网状，但并不期望为一两年的整个16Gbit/s规格重新固定。 * * * * * * * * * * * * * *。