自动化复杂IC的ESD保护验证

文章作者:Frank Feng和Li Li

为通信、计算、游戏和其他新兴应用设计集成电路(IC)是一项耗资数百万美元的项目，需要严格的设计方法和大量的跨团队协作。利用先进的亚微米工艺节点成功制造这些器件需要在设计流程的每个关键点上使用最先进的验证过程。

在设计过程中建立验证步骤有助于确保芯片按照设计的方式工作，遵守所有设计规则检查(DRC)和时间约束，并符合目标芯片的面积大小。对于移动应用程序，设计师必须比平时更加重视功率分析和管理。而且，在使用先进工艺节点的地方，为制造而设计(DFM)规则经常被应用于提高硅产量。

但可靠性如何？ICS面对无数问题，可能会限制其性能，使用寿命或两者。这包括静电放电（ESD），闩锁，电过光（EOS）和时间相关的介电击穿（TDDB），所有这些都必须在验证过程中进行评估。传统上，这些问题在每个技术节点的图书馆开发期间在设备和栅极单元中解决。然而，对于极其复杂的设备，这可能不足，IC被设计为在多个电源域下操作，和/或在高级过程节点上制造的IC。在这些情况下，可靠性问题可以在设备的互连网络中或其他地方重新出现。

由于所有这些因素的作用，在全芯片水平上验证可靠性/ESD保护一直是一个挑战。最近，随着自动化可靠性验证工具和方法的可用性的增加，这种情况开始发生变化。在本文中，我们将深入研究全芯片ESD保护验证，以及新的自动化验证工具和方法如何帮助向市场交付更可靠的产品。

全芯片ESD验证

ESD是IC设计早期待定的第一个可靠性问题之一。从那时起，对ESD设备动态行为的持续研究导致为每个新工艺技术节点开发强大，良好的ESD保护设备。虽然这些ESD保护装置/电池可用于芯片布局实现，但验证了具有复杂I / O，电源和接地端口的芯片，从各种潜在的ESD事件中保护仍然是一个令人生畏的任务高级节点芯片设计项目。未能在布局中检测到ESD漏洞可能导致产品发布和/或重大的经济损失，特别是如果易受攻击的产品达到市场。

这些问题通常在设计人员在芯片组装阶段进行全芯片级ESD验证时显露出来。验证设计是否受ESD事件影响的传统方法是使用一系列指导原则手动检查布局。然而，只有少数顶级铸造厂在其设计规则手册(DRM)中提供ESD设计指南。虽然其中一些准则是在DRC中实现的，但在标记层的帮助下检测所需的检查区域，其余的只是文本描述。

由于这种限制，并且胶带的最后阶段通常需要快速周转，这种手动验证通常需要ESD工程师的耗时参与。事实上，在已有的设计公司中，ESD设计诀窍通常被认为是设计秘密和竞争优势。然而，用于ESD验证的铸造DRC规则覆盖范围非常有限;使用人工检查来执行ESD规则验证的其余部分不再被认为是有效的生产设计带出流程的一部分。

为了更有效地处理日益复杂的ESD验证，一些公司已经开发了自己的内部公用设施，但他们仍在努力跟上不断变化的技术和布局设计师的要求。对于新兴的应用程序，ESD专家往往缺乏对专业需求的熟悉和经验。由于这些以及其他原因，手动ESD检查方法在严格的设计环境中已经变得不可持续。

Foundries需要自动化的ESD验证方法，允许它们将其ESD指南转换为合格的全芯片ESD设计验证套件，从而为客户提供增强的服务。设计房屋还可从自动化ESD工具和方法中获益，消除耗时的手动验证，并确保快速，精确的全芯片ESD保护验证，即使是复杂的高级节点设计。万博投注网址

自动化的ESD验证

Logic-driven布局检查

芯片级ESD保护验证必须考虑与相关布局几何和电气数据相结合的电路连通性。传统上用于分析ESD保护的动态仿真方法在全芯片水平上是不可行的，并且很少在工作生产设计带出流中成功。相反，可以使用专门的EDA工具实现基于规则的(静态)方法，以执行全芯片上下文感知ESD验证，不仅检查ESD保护电路的存在，还检查这些电路中用于传输和消耗ESD事件能量的互连的健壮性。

自动ESD设计验证必须在布局数据库(GDS或OASIS)上操作，作为设计带出过程的一部分。ESD保护电路和ESD电流路径是I/O、电源、接地和跨电源域网络/路径设计电路中不可缺少的部分。设计人员必须能够选择ESD保护电路及其相应的物理布局数据，并通过端口/pad和设备引脚分配ESD电流路径分段，用于ESD相关的几何和电气性能检查。两个主要的核查过程包括:

将这些过程实现为自动规则检查，需要一个能够遍历设计逻辑(拓扑)的EDA工具，同时访问设备的物理布局属性及其相应的需求(布局几何/电气属性方案)，这是规则检查定义的。专门的可靠性验证工具可以使用逻辑驱动的布局检查方法为设计人员提供一个自动化的过程，该过程可以执行准确的、上下文感知的ESD验证。这些工具还使规则组编写人员能够有效地管理ESD检查过程的复杂性，并以直观的格式显示结果，这使设计人员更容易调试错误和识别新的改进机会。

让我们来看看一些验证芯片级ESD保护的通用实践，这些实践使用从(通常)GDSII/OASIS布局数据库提取的布局网表来进行设计拓扑遍历。

I/O和内部门之间的ESD保护电路

在设计的块级和芯片级，ESD验证的一个必要步骤是检查每一个适当的ESD/电源夹紧保护电路是否连接:

这些保护电路由不同的器件组成，如上拉/下拉二极管、NMOS、PMOS、ESD电阻和背对背(B2B)二极管图1．保护电路可以用级联结构连接，或与RC电路相连。它们的组件值和互连结构将根据它们要保护的ESD危害类型以及它们要保护的I/O/电源/接地端口上的电压而变化。

选择正确的连接方案是至关重要的，以确保ESD保护电路将发挥预期的功能。在连接方案的驱动下，匹配ESD器件的布局几何/电气性能方案对于确保充分的ESD保护同样重要。必须评估ESD器件的单独强度和总强度。

以图1中的I/O ESD电路为例，从每个I/O端口跟踪显示，下拉二极管的负引脚，或防静电NMOS MOSFET的源漏管引脚必须绑在I/O端口上，并且必须将下拉二极管的正引脚或经防静电处理的NMOS MOSFET的源漏管引脚连接到接地端口。经过防静电处理的NMOS MOSFET的栅脚必须直接连接到接地口，或者通过电阻间接连接到接地口。最后，重要的是要确保保护装置本身足够健壮，能够完成分配的任务。这是通过分析使用中的MOSFET器件的栅极通道宽度/长度，以及用于ESD保护的上拉和下拉二极管器件的面积/周长来完成的。

在一些使用二次或万博投注网址带电器件模型(CDM)的设计中，ESD保护可以包括电阻和另一阶段的有源器件，其形式可以是上拉/下拉二极管或PMOS/NMOS晶体管。所述ESD电阻可置于一组中，其一端系在I/O网络上的初级ESD保护电路上，另一端系在次级ESD保护电路上，该次级ESD保护电路与内部栅极的门脚相连接。委托人的有效电阻电阻集群之间的I / O和内部门网必须使用香料分析解决矩阵连接的电阻器,与每个电阻器布局的实际价值计算几何和大部分流程节点的属性被用于制造设备。

电源和接地接口之间的ESD保护电路

同样重要的是要确认每一个权力clamping-purposed NMOS设备,或一系列级联NMOS设备绑定到一个RC触发电路,连接到接地端口(图1)。对于多个电力领域的设计,一个B2B二极管结构通常需要之间的共同点和当地港口。万博投注网址

跨越不同电源域的ESD保护电路

交叉功率域路径可能具有cdm型ESD敏感性。这些功能块之间的路径在不同的电源域下运行，需要类似于I/O ESD保护的ESD保护电路，如图1所示。跨域路径的识别过程如下:从连接到一个电源网络的PMOS接收门的源极/漏极引脚开始，搜索以确定这个PMOS设备的门极引脚是否连接(可能通过电阻)到另一个PMOS设备的源极/漏极引脚，该设备连接到另一个不同的电源网络。

如果存在这样的连接，一个PMOS设备的门引脚和另一个PMOS设备的源/漏极引脚之间的网络或路径就是一个跨功率域网络/路径的候选。用于这些路径的电路类似于用于I/O ESD保护的电路。为了保证ESD保护电路的正常工作，匹配ESD器件的连通性方案和布局几何/电性能方案同样重要。

为了限制跨域ESD保护电路所需的物理区域，设计人员可以识别特定的需要增加ESD保护的高风险跨电源域路径。识别这些关键路径涉及使用额外的标准来检查接地域的状态和每个电源/接地对之间的电源夹紧保护。

自动ESD验证方法

自动ESD规则检查是通过从一组用户定义的网络和/或设备开始执行的，这些网络和/或设备对检查中的相关ESD路径非常感兴趣。对于I/O ESD检查示例，该过程首先识别所有I/O网络，以验证设计中的逻辑元素。沿着每个I/O网跟踪，附加的设备受到某些连接约束(包括对设备“类型”和“子类型”的约束)。一旦选择了正确的设计元素，下一步就是执行与这些元素相关的操作。

适用的物理和/或电气性能可存储在提取的布局网表中。如果是这样的话，那么逻辑驱动的布局检查只能使用布局netlist来完成。如果可应用的物理属性没有存储在布局网络列表中，那么所选的设备和/或网络将需要进一步分析，这一次需要对它们所代表的实际设计几何图形进行适当的物理布局测量(DRC)，以提取必要的物理属性。图2概述了逻辑驱动布局几何检查方法。

互连的鲁棒性

在确定了所需的I/O ESD、电源夹紧和交叉电源域ESD保护电路后，不应该对这些电路之间的互连线进行类似的分析吗?这可能是在先进工艺节点上制造的ic的一个问题，互连寄生的影响可能是显著的。

这里关注的不仅仅是是否存在ESD保护电路，而是整个芯片上沿I/O和电源/接地网设计的ESD路径的寄生效应。ESD路径通常是从pad到pad (pad定义为端口的物理代表)。一个I/O端口通常有一个相应的物理pad，而一个电源或接地端口可以有一个到多个物理电源或接地pad。例如，在全芯片级别，典型的ESD路径可以从I/O端口开始，通过ESD设备集群连接到一个或多个电源夹紧设备，最后终止于电源或接地端口。沿着一个典型的路径，电源夹紧装置可以集中在许多物理位置上，它们中的每一个都靠近许多其他电源或接地垫。

单个逻辑ESD路径可以分为许多物理路径，每个物理路径，通过一组电力钳位设备，并在单个电源或接地焊盘上结束或分组功率或接地焊盘（取决于设计者的偏好）。为确保ESD路径函数设计，不仅考虑相关ESD电路的放置至关重要，还对沿着ESD路径的有效电阻来检查。如果沿着ESD路径的互连具有高有效性电阻，则ESD路径变得无效。如果高电阻防止ESD能量完全通过设计的ESD电流路径完全转移，所谓保护它的内部功能电路将容易受到ESD事件的影响。

测量静电放电路径的有效电阻是很有挑战性的。该任务包括从布局数据库中提取每个路径，并提取巨大的电源/接地电阻网络(r -网络)。通过使用集成寄生提取和仿真的逻辑驱动布局方法，可以确定ESD电流路径的有效电阻分析作为自动规则检查的一部分(如图所示图3.)．该流利用LVS从(通常)GDS II/OASIS布局数据库中提取的布局网表进行设计拓扑遍历。根据ESD和电源夹紧电路的连接方案，识别出I/O板、ESD器件/引脚、电源夹紧器件/引脚和电源/接地板，形成逻辑引脚对(或点到点段)，构成ESD电流路径。

提取寄生R网络，模拟这些路径的互连电阻，确定静电放电路径的有效电阻。然后将此阻力与设计规则约束进行比较，以确定是否满足指定的标准。

使用前面的I/O示例，让我们考虑一个ESD路径，它从I/O pad开始，通过ESD设备集群运行到电源夹紧设备集群，然后在电源或接地pad结束。通常，像这样的路径将包含多个P2P段，包括:

• 从I/O pad到I/O网络上的ESD设备的P2P段，
• 一个P2P的防静电设备段，为电网上的夹持设备供电，
• 电源夹紧装置的点对点段至接地网上的接地垫。

图中显示了这些静电放电路径的P2P有效电阻测量的一个例子图4.．

P2P测量的“点”可以是电源、I/O或接地板，也可以是设备的引脚/单元端口。每个P2P段由同一网的引脚对组成，在模拟过程中，引脚对可以通过标注索引导出，便于分组。这些引脚对被转换成存储在SPEF网络中的探针点。然后运行一个静态仿真来求解V=IR矩阵方程，该方程计算了形成ESD路径的P2P段的有效电阻。

但是即使在该分析之后表现出每个ESD路径的互连有效电阻足够低，以确保它将其设计为设计，仍然可能是非常大的ESD浪涌电流（具有不同ESD模式的不同动态性质）可能会损坏a弱互连并导致硅衰竭。为了帮助设计人员调试并以最大的风险从ESD浪涌电流获得最大的风险，必须分析通过所有电线段的电流密度和沿ESD路径的阵列，以确保电流密度在设定的公差范围内。用于测量沿着ESD路径的电流密度的流程类似于用于测量ESD路径的有效电阻的流程。主要差异在于注入的ESD电流的特定值，其对应于CDM或人体模型（HBM）。图5.显示当前密度测量值，其中突出显示的当前密度违反了每个层的定义限制。

全芯片ESD保护验证具有挑战性，特别是对于使用先进亚微米工艺节点制造的设计。万博投注网址人工检验是一种时间和资源密集型的工作，它的准确性受到人力专长和错误的双重影响。一种基于规则、逻辑驱动、布局静态的方法可以自动化上下文感知的检查方法，用于全芯片ESD设计验证。

这种方法使铸造厂能够开发和提供合格的ESD工艺设计套件，该套件涵盖了芯片级胶带的大部分ESD规则检查。使用这些代工ESD设计套件和他们自己专业的ESD/可靠性专业知识，再加上可以应用基于逻辑驱动的布局验证的EDA可靠性验证工具，设计机构可以实现自动化的ESD验证流程，以确保他们的设计能够充分地防止ESD事件。万博投注网址自动化的上下文感知芯片级ESD保护验证不仅减少了带出的时间，而且还确保设计能够稳健且一致地防止ESD事件导致的操作失败。万博投注网址

弗兰克冯是西门子业务的导师的口径组织中的电路验证方法。

丽丽是一名高级技术营销工程师，在西门子公司门拓的硅设计部门支持Calibre LVS, PEX和PERC工具。

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