为什么在PCIe中使用扩频时钟?

文章作者:Jason Frels

扩频时钟(SSC)的主要缺点之一是需要一个具有共同参考时钟(Refclk)架构的系统，在这种架构中，每个人都得到一个小于12ns的副本。然而，这是另一组高速差分信号发送到你的板子(s)。

PCIe Refclk指定为100MHz±300ppm。当你使用一个定频时钟并且每个人都遵守这个要求时，应该没有必要给每个设备分配一个参考时钟。设备的间隔可以达到600ppm，一切都应该没问题。为了防止缓冲区溢出，PCIe使用弹性缓冲区并定期广播被接收器忽略的SKIP集。

对于扩频时钟，PCIe允许调制从0到-0.5%的标称频率，调制率在30kHz到33kHz的范围。也就是说，它们允许向下扩散到- 5000ppm，这将使两台设备远离±300ppm的范围。这意味着，必须有一个系统时钟来控制所有的时钟，从一个共同的来源分布在整个系统中，歪斜保持在小于12ns。

您将不得不违反12ns倾斜规则，但现在您必须缓冲并将同一时钟的多个副本分发到系统内的不同设备。如果有必要，可以构建一个分割时钟域的系统，但在封闭系统中，分发相同的时钟比创建多个时钟源更简单。

另外，请注意Refclk的缓冲、扇形扩展和重新驱动给你提供了大量的机会来添加抖动，并且PCIe确实有必须遵循的Refclk抖动要求。我们想添加抖动——只是不是错误的抖动。

SSC通常是行业的发展方向，但并非所有来自不同供应商的实现都符合规范，我没有任何名称，但有一些供应商(无论出于什么原因)选择了不符合规范的解决方案。大多数时候，它们似乎都很有效，所以谁会注意到呢?

在大众市场的电子工业中，我想，它仍然是买方。

所有这些扩频时钟的意义是什么?它将能量分散在一个频率频谱上，这样就不会出现超过EMC限制的峰值，从而造成麻烦。所有的能量仍然在那里并被辐射，但在许多情况下，将它分散开来可以减少干扰相关的问题。至少在频谱分析仪上看起来更好。在我看来，如果处理得当，这通常是件好事。但这绝对是我们犯错误并得到错误行为的另一个机会。

这篇文章首先发表在EDN上。