为什么元件集成对天基锁相环合成器很重要

文章作者:Liam Keese

为空间应用创建一个锁相环(PLL)合成器需要多个独立组件和离散集成电路(ic)，这些组件占用相当大的体积和增加显著的质量。一个典型的锁相环设计可能包括一个离散的压控振荡器(VCO)，一个合成器，通常还有一个额外的预标量/分频器或输出乘法器以适应更高的频率。在某些情况下，甚至使用离散相位检测器/电荷泵来最小化系统噪声。

通过广泛的关键组成部分列出，规模和复杂性可能为工程师创造设计挑战，这并不令人惊讶的是，为开发较小，更轻的系统将被推出到太空中的工程师。

在第一代移动设备中实现射频（RF）和微波组件时，它对哪些工程师面临着类似的挑战。依靠当时可用的ICS，这些手持设备需要普遍的离散元件 - 导致具有微型电池寿命的昂贵的笨重器件。

虽然手机和卫星系统中的合成器有很大不同的需求，但它们在保持性能的同时降低质量/体积方面面临着相同的挑战。那么，我们是如何从砖头大小、只能语音通话的手机，发展成今天我们所使用的时尚、方便携带、支持数据的智能手机的呢?卫星系统设计师又如何简化他们的锁相环设计呢?万博投注网址将射频和合成器组件集成到一个单片射频集成电路中。

集成对今天的设计师来说并不是一个陌生的概念，它也不局限于空间或手机设计。万博投注网址通信卫星采用多种射频和微波频率。卫星对地和卫星间通信系统日益复杂，需要新的架构概念。

现有的离散合成器解决方案由多个组件组成，包括多个VCOs、锁相环分频器、一个电荷泵和支持电路，可以占据8 × 10英寸的占地面积。随着集成水平的提高，在1 × 1英寸印刷电路板上也可以实现相同的功能。

重要的是要尽量减少总功耗，以避免任何问题散发额外的热量。使用集成低压压降调节器提供内部电源，消除了对更多外部抗辐射组件的需要。

集成还有助于提高可靠性。与使用离散VCO模块相比，使用集成多核VCO实现宽带合成器在最小化系统规模时是一种直观且更具成本效益的方法。溶液表面积越小，杂散重离子撞击关键部件并扰乱正常运行的几率就越低。图1提供了适合于全部或部分集成到单片RF IC的锁相环/合成器功能块的可视参考。

图1:用于全部或部分集成到单片RF IC的射频锁相环/合成器功能块

为了现代卫星锁相环合成器设计万博投注网址但是，在创建真正的“空间就绪”设计时，集成只是开始。有几种性能指标，工程师还应该考虑进一步降低空间普罗尔斯的解决方案尺寸和质量，包括：

• 放射免疫
• 宽频率范围
• 低噪音性能
• 时钟同步

放射免疫

太空的硬真空不是最受欢迎的环境，特别是对电子元件。考虑到大量的辐射，设备必须准备好在空间中生存并如预期的那样运行。辐射耐受要求取决于任务剖面。空间准备装置是一种抗辐射IC，能够承受高总电离剂量(TID)，提供足以在地球同步轨道上安全运行多年的保护水平。

无论你是计划发射卫星成像有效载荷还是完成一次星际旅行，你必须考虑TID。TID量化了任务期间累积的带电粒子辐射的数量，必须用于测试每个半导体晶圆或晶圆组。虽然典型的半导体工艺变化可能对器件的电气性能影响很小，但在不同条件下，辐射硬度性能可能会有显著的波动。

空间准备装置也在单事件效应(SEEs)光束下进行测试。验证对各种SEE失效机制的免疫可以通过重离子轰击宇宙射线造成的破坏性事件确保设备的功能。高辐射环境下的空间任务将要求SEE免疫水平具有任务曲线可接受的平均故障间隔时间(MTBF)，而低地球轨道卫星可能具有可接受的MTBF，这稍低一些。

在选择适合空间使用的设备时，重要的是选择一家半导体制造商，该公司拥有为这种超高可靠性环境生产硬件的经验。对于为空间飞行开发的半导体产品，晶圆批次通常要进行辐射性能表征以及辐射批次验收测试(RLAT)。其中每个晶圆片的样品都经过测试，并符合一定的TID水平，这样器件就可以被认为是抗辐射和空间准备。

宽频率范围

通信卫星使用广泛的射频和微波频率，所以频率范围和灵活性也是任何锁相环/压控振荡器的关键参数。射频时钟系统可以从100 MHz到x波段以外(>12 GHz)。在最好的情况下，您可以在相同的宽带组件中进行设计，无论是开发12- 18ghz Ku波段的固定波束形成卫星发射系统，频率敏捷的射频通信接收器，还是高性能的l波段GPS系统。在多个应用程序中重用组件还减少了对多个设备进行认证的需要，并有助于更好地管理飞行时间风险。

为了涵盖各种应用，RF输出频率应在各种频率上进行编程，延迟时间很小。在与堆叠离散VCO模块相比，设计集成解决方案时，实现多核VCO是一种更简单的技术。频率输出分频器可以帮助将范围扩展到较低频率，并且还提供宽带噪声的降低。

低噪声性能

通信系统——特别是卫星中的通信系统——需要一个低抖动的时钟源来对接收到的模拟信号进行采样，构建任何发射机调制波形，并在不同的子系统之间提供同步。时钟源中的任何相位噪声或抖动都可能在模拟信号的采样值中引入噪声。时钟源中过多的抖动或集成相位噪声会限制可达到的信噪比和/或最大工作带宽。

设计师的高性能PLLS努力限制各种噪声源的贡献。一个主要的噪声源是锁相环噪声基准值(FOM)，由于其频率响应相对于频率的平坦，有时被称为平坦噪声。近相噪声，或1/f噪声，是压控振荡器有源电路的主要因素。归一化1/f噪声和FOM的典型值分别优于-120 dBc/Hz和-230 dBc/Hz。通常可以在产品数据表中找到这两个噪声源的源数据。

锁相环n分频器也会以20 logN的速率添加噪声，所以一般来说，较高的鉴相频率会产生更好的输出噪声。输出分频器D则有相反的效果;然而，它可以减少输出噪声20 logD与增加的复杂性和电流的权衡。这些噪声源，连同环路带宽，将决定一个锁相环的噪声性能。

时钟同步

一个常见的问题，当时钟多个数据转换器或创建一个波束形成阵列在星载应用是如何保持同步。时钟源之间的倾斜或定时偏移和不确定的延迟会使维持高速可靠的通信链路变得困难。单片合成器可以很容易地集成配置相位同步功能，以帮助在多通道系统中实现低歪斜。一个确定性同步不需要在时钟路径之间是相同的，只要它是确定性的和可重复的。“步进”合成器输出向前或向后的时间允许您调谐出相对时钟歪斜设置，将保持一致上电。

用于时钟高速数据转换器（如SYSREF，支持合规性与联合电子设备工程委员会）的旧功能技术JESD204B标准，如图2。我们的目标是实现一个决定性的阶段从输入到输出,允许调整clock-to-clock倾斜不到10 ps。延迟是一致的这一事实意味着它的矫正软件或允许支持生成或重复SYSREF合规JESD204B标准。

图2:带有JESD204B/C的典型系统时钟图

准备好发射了吗?

如果您希望启动一个空格的RF合成器项目或搜索如何在现有的设计平台中节省空间，希望在地平线上。在开始时，几个关键要求更容易查看，并在RF IC技术中集成，以帮助您浏览空间就绪设计的困难性能要求。万博投注网址

-Liam Keese是德州仪器时钟和定时产品的应用工程经理。