用DAC设计：满足最好的
文章：Bonnie Baker
设计一个电压输出DAC最具挑战性的部分是真正知道一个人可以在其指定的精度内跑多快这个动物。
很多设备使用数模转换器(dac)来实现各种功能。高精度、电压输出dac的常见应用是仪表、自动测试和测试/测量设备。在这些应用中，DAC产生直流电压或任意波形。
有了这些电路，设计电压输出DAC最具挑战性的部分是真正知道一个人能在规定的精度内跑多快这个动物。如果你有一个时钟频率为50mhz的设备，这就电压更新速度而言意味着什么?或者除了知道时钟频率之外还有其他问题吗?
电压输出DAC以FIFO方式操作，首先首先（图1）。通常，用户加载DAC的输入数字数据（D.在)进入DAC内部串行输入寄存器，而前面的数据代码锁存到n位DAC。
图1精密，电压输出的通用框图
利用LDAC（负载DAC）引脚高，串行数据流与SCLK（串行时钟）组合加载DAC的串行输入寄存器（图2）。输入寄存器已满后，低LDAC将串行输入寄存器存储到N位数据锁存器中。LDAC再次变高，模拟输出电压开始出现在输出引脚上，因为它开始定位到最终值。在此稳定时间期间，串行输入寄存器接受下一个代码。
图2一个精密、电压输出DAC的通用时序图
在理想的情况下，DAC的理论吞吐量速度等于SCLK /N，其中SCLK是外部时钟速率，N是DAC位数。例如，对于16位DAC，其最大时钟速率为50 MHz，吞吐量速率将为50 MHz/16或3.125 MHz。
这是一个很大的DAC吞吐率;然而，这是非常不现实的，特别是如果你是在模拟输出电压满刻度或轨到轨输出摆动编程。在这种情况下，您需要留出时间让输出恢复到它的全部值。
沉降时间控制所有
所以，让我们现实一点。高精度应用中的建立时间决定了DAC的有效更新速率;不是时钟的数据速率。DAC的模拟输出频率结构通常是一阶的。对于大信号，你可以很容易地用R/C电路建模这种类型的响应。对于这种类型的电路，下面的公式描述了模拟输入/输出行为。
图3显示了DAC系统的模拟沉降时间响应具有死区、旋转和线性沉降段。
图3DAC理论输出沉淀时间
死时间是DAC用来从数据锁存寄存器更新模拟输出的时间。如果出现一个较大的模拟输入步骤，DAC将进入转换区域。在这个信号响应的最后，最终值是理论最终值的±1/ 2lsb。
DAC的产品数据表将列出沉降时间规范。例如，用MAX5717， 16位，50mhz，电压输出DAC，沉淀时间为0.75 ms。乍一看，人们可能会猜测DAC的吞吐量速率是50 MHz除以16或2.33 MHz。如果将DAC的沉降考虑进去，这个DAC的实际吞吐量速率是沉降时间或1.33 MHz的倒数。
第一件事先
使用DAC的大量设备需要DAC行为优化，这些优化取决于系统的要求。对于仪器，自动测试和测试/测量应用，吞吐率是主要规范。DAC精度性能的详细信息非常重要，但请记住稳定时间是最好的规范，可以立即了解DAC是否足够快。
邦妮贝克已经从事模拟和数字设计和系统工作超过30年了，并代表Maxim Integrate万博投注网址d写了这篇博客。
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