在ASIC / FPGA设计中进行重置使用策略万博投注网址

文章：Mufaddal Saifee，Jaymin Patel

重置是将数字系统带入已知状态的重要机制。重置需要由系统设计和应用程序管理，各种数据和控制路径旨在使用复位信号。控制路径中的触发器应具有复位参数以将系统带到已知状态，而可以在数据路径中没有复位而无法复位。让我们讨论ASICS和FPGA中的各种用例。

介绍

各种数据路径系统旨在与输入同步，处理它们并提供输出。对于这样的设计，如万博投注网址果所有未使用的状态都在等待获取同步状态，则设计可以在不重置的情况下进行。对于通过万博投注网址避免逻辑减少在合成期间已经优化了状态机逻辑的设计，重置必须以防止设计以随机状态开始。

除了在现实世界设计中需要重置的设备重新启动，还有各种场景。万博投注网址一些可能的情景包括：

• 如果时钟源丢失，则设计应输入重置，直到获取PLL锁定。
• 当链接合作伙伴丢失同步时，必须重置通信信道。
• 用户可访问的按钮复位。
• 在一些事件之后，从微处理器重置，观看狗定时器到期后的示例。
• 在现代FPGA中部分重新配置，其中必须独立于其环境重置交换逻辑块。
• 使用以前的ASIC或IP供应商的遗留IP或需要重置的IP供应商。
• 重置以开始清洁模拟。

为了实现更好的性能，现在设计具有通过触发器链流水线的数据。万博投注网址对于这样的设计，可万博投注网址以在流水线拖鞋中消除复位的使用，以实现更好的区域利用率和性能。选择重置使用及其在ASIC / FPGA设计中的策略需要许多设计考虑因素，如每个触发器是否需要重置，无论是万博投注网址使用同步复位还是异步重置，如何构建和缓冲复位树，如何验证时序复位树，如何应用测试扫描向量来检查复位功能以及如何在多时钟域设计中处理复位。万博投注网址在本文中，我们将看到ASIC和FPGA中的数据和控制路径中的重置使用情况。我们还可以看到Shift寄存器，块RAM，分布式RAM和DSP切片等FPGA组件如何有效地使用重置。

在ASIC中的数据和控制路径中重置使用

具有大多数设计师的常见信念是设计中的所有拖波都应该重置。数据路径不属实。控制路径中的触发器确实需要复位，但数据路径中的触发器可以没有它。所有这些流水线触发器或延迟触发器不需要重置。此外，转换寄存器，依赖于某些重置的数据总线等，以便在任何时候都可以在没有复位信号的情况下表明有效数据。

对于具有流水线或延迟链的设计，具有如下图1所示的具有同步复位的触发器，可以使用单个可复位输入触发器实现，如图2所示。由设计唯一需要处理如图2所示，它应该保持持续时间长度足以刷新整个管道的同步复位。

__51：__ *管道跟随器触发器，在数据路径中具有同步复位信号*

___figure 2：__ *管道跟随器触发器在数据路径中没有同步复位信号*

对于通过有效信号万博投注网址指示数据的有效性的设计，我们可以在数据总线路径中移除复位信号，并且仅为图3中所示的有效信号产生触发器提供复位。

如我们所知，在数据路径中不存在复位信号，并且只要断言负载信号，就会锁存有效数据。一旦，数据被捕获在负载信号上，然后它可以在管道中自由移动。控制信号也延迟数据路径以使最后级触发器输出同步。

___figure 3：__ *管道触发器，具有控制路径中的同步复位信号*

消除数据路径中复位信号的需要将减少设计中所需的可重置触发器的总数，从而减少栅极计数的总数。使用无重置的触发器的好处是，

• 减少逻辑利用率
• 较小的路由挑战
• 从而降低路由运行时间
• 更好的时序性能。

最小复位设计的黄金规则是必须重置通过反馈接收状态的所有寄存器。通常需要重置在以下条件下。

• 反馈回路内的触发器
• 触发器持有状态机状态
• IIR过滤触发器

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