辐射耐受16nm finfet眼空

文章作者:Rajan Bedi

在去年举行的ESA和NASA FPGA研讨会上，Xilinx透露，它的下一个空间级PLD将是来自新的16nm Finfet UltraScale + MPSoC系列的RT-Zu19eg部分。他们注意到，RT-Zu19eg将在与V5QV QMLY FPGA相同的陶瓷包装中提供，但将包含一个不同的硬化版本的商业Zu19eg模具，其中Rt表示辐射耐受性。

最近的NSREC, RADECS和MAPLD会议已经介绍了关于超深亚微米FinFET晶体管辐射硬度的工作。总剂量损害取决于隔离氧化物中电荷积聚的位置以及电荷积聚对活性区域的影响。3D晶体管和平面晶体管之间的几何变化导致了对TID的不同响应:一些体积finfet显示出对伴随着阈值偏移的侧壁电荷积累的敏感性，而窄鳍SOI晶体管在本质上具有抗性。

SEE的创建取决于扰乱设备及其充电收集能力所需的批判性充电。这两者都依赖于设备几何形状，工作电压和电路拓扑，其中一些小鳍片需要更多的时间来去除辐射诱导的载体。

通常，使用传统的2D晶体管，具有低核心电压（0.72V至0.9V）的16nm过程将具有良好的内在总剂量和闩锁公差。然而，超深亚微米半导体的逻辑密度增加意味着辐射击球可能导致多钻头扰动。

在原始性能方面，RT-Zu19eg将在Xilinx目前的V4和V5QV空间级FPGA领先于下面列出的v4和V5QV空间级FPGA。其速度和逻辑资源范围大大超过了所有现有SRAM，抗熔丝和基于闪存的合格PLD的能力。

图1：该表显示了Xilinx空间级fpga的比较。

However, as I demonstrate on my FPGA course, big does not mean best and a large ultra deep-submicron PLD may not always be the most efficient (e.g., power consumption, PDN, physical footprint, or cost) digital solution when a small amount of digital control or processing is required locally within a spacecraft. Saying that, the 3D structure of a FinFET transistor significantly limits short-channel leakage through its body and together with lower supply voltages, offers real potential to optimise performance together with reduced power consumption. For example, a 16 nm FinFET process can offer a 50 per cent increase in performance or a 50 per cent decrease in power dissipation compared to 28 nm.

Xilinx的UltraScale+ MPSoC系列是一个异构处理平台，它将处理系统(PS)和现场可编程逻辑(PL)结合在了同一台设备上，如图2所示。

对于Zu19eg，PS包含三个主要处理单元：

1. 四核，64位，ARM V8 Cortex-A53应用程序处理单元（APU）
2. 一个双核，32位，ARM v7 Cortex-R5实时处理器(RPU)
3. MALI-400图形处理单元（GPU）

这些处理元件通过中央开关连接到多路复用的I / O（MIO）外设，各种存储器和高速串行链路接口，如图2所示。

PS和PL具有独立和隔离的电源，提供四个不同的电源域:

1. PS全功率域(FPD)
2. PS低功耗域（LPD）
3. PL电源域（PLPD）
4. 电池驱动的域(桶)

根据速度等级和所需的温度范围，PL的核心电压可从0.72V变化到0.9V，允许您使用功耗进行性能。在硬件级别，基于特定的系统优先级，电压稳压器的数量可以整合到至少4或五个。

图2：Zynq UltraScale + MPSoC顶级框图（源：Xilinx）

我已经开始设计各种UltraScale +部分地面和空间段的客户,并创造了一个Matlab脚本读取pin-lists Xilinx和为每个银行的格式,生成文件自动生成电路原理图输入的符号用于骨折与导师图形的xDxDesigner /探险PCB流。我还编码一个ActiveX脚本访问针设计和神奇的共享内不同的PS / PL权力rails以及所有的接地(创造的符号和图形几乎40%的设备的连接销在利用你的上市时间需要一分钟!)。I/O设计器已经支持UltraScale+ parts优化和分解I/O分配，以最小化路由工作。

从XPE电子表格中可以看出，ZU2EG和ZU19EG商用芯片的总体功耗分别在1.5W到22W之间。后者与V5QV类似，但在性能和能力上有10倍的提高。为了满足上市时间需求和降低硬件开发成本，为UltraScale+部件创建了一个可扩展的电源分布架构，允许您根据MPSoC的选择选择不同的调节器(空间COTS或完全合格)。类似地，也存在各种配置内存选项。这些概念利用了xDxDesigner/Expedition PCB流提供的设计重用特性，允许将经过认证的原理图和布局块导入到不同的项目中。

为了提高生产力，XDXDesigner /探险PCB流还提供了一个Variant Manager，以允许您快速选择所需的制造版本，例如，MPSOC在原型设计期间使用的测试组件可以通过自动生成适当的原理图，BOM和装配图的软件从飞行硬件中取出。如果您想了解更多有关设计的UltraScale +零件，我将UltraScale + RT-Zu19eg与我的FPGA课程上的所有其他空间级PLD（以及一些COTS）进行比较。还讨论了不同的MPSOC设备的供电和计时。

就像商业世界一样，FinFET技术为航天工业提供了很大的潜力，我期待看到它的辐射耐受性和长期可靠性在未来的卫星和航天器应用中降低风险。首款兼容pin的商用ZU19EG样品将于今年下半年上市，RT-ZU19EG将于2018年发布。现在说Xilinx是否会降低符合条件的部件的规格还为时过早，但是，我对RT-ZU19EG将提供的非常高吞吐量的任务机会感到兴奋，并期待与您分享我的硬件和软件设计经验!

今年晚些时候，我将在RT-Zu19EG上展示一个网络研讨会，并在实施航天器IP的卫星航空电子设备上发布一系列关于设计的文章。