QDR-IV支持deskew训练序列
文章：Pritesh Mandaliya，Anuj Chakrapani
在初始化过程中，deskew训练序列通过减少字节通道之间的歪斜，帮助改善这个数据有效窗口期。
QDR-IV的高RTR，加上差异化的特性，如双双向端口，ECC，总线倒置，ODT和地址奇偶校验，使其成为网络系统的一个优秀的解决方案
抗扭斜训练序列
内存控制器和QDR IV运行的高频意味着数据有效窗口很窄。QDR IV设备支持一个称为“deskew训练序列”的特性，它通过减少字节通道之间的倾斜来帮助改善数据有效窗口期。当控制器从内存中读取数据时，这导致更好的定时裕度。这个训练序列是赛普拉斯QDR-IV sram初始化过程的一个重要部分。这个训练序列通常被不支持内建反倾斜功能的应用程序使用。训练序列如图1所示。
图1:Deskew训练序列减少了字节通道之间的偏斜。
Deskew训练序列是初始化程序的一部分。在上电和复位序列之后，控制器必须在配置模式操作期间设置选项控制寄存器中的write_train_enable位(位位位置7)。这样，控制器可以避免在进行训练前重新进入配置模式。在读取数据队列训练之前，设置此位不会有任何影响。
偏斜是三个步骤实现的：
- 控制/地址抗扭斜
- 抗扭斜读取数据
- 抗扭斜写入数据
控制/地址脱离
根据要解除偏斜的信号，将LBK0＃和LBK1＃设置为相应的位值。有关环回信号映射，请参见表1。将三十九个输入信号循环回端口A的数据引脚。基于LBK0＃和LBK1＃状态，在13个输入信号映射到DQA0-DQA12。
表格1：回送信号映射
时钟输入DKA0、DKA0#、DKA1、DKA1#、DKB0、DKB0#、DKB1和DKB#1是自由运行的时钟输入，在训练序列中应该连续运行。
每个输入引脚都使用输入CK/CK#在上升边和下降边采样。输出QKA/QKA#上升沿上的输出值将是在输入时钟上升沿上采样的值。输出QKA/QKA#下降沿上的输出值将是输入时钟下降沿上采样的值的反值。在这种模式下数据反转不活跃，在地址/控制环回训练期间CFG#将是高的。
如图2所示，如果地址/控制信号没有偏移，则DQA上的信号应保持高在整个训练期间，将低得多。该信号转换应由驱动信号的模块捕获，并且控制器必须相应地校准信号。
图2:在此环回训练图中，如果地址/控制信号未偏斜，则DQA上的信号将低。
读取数据歪斜
在这个阶段，地址、控制和数据输入时钟已经消除了偏差。在读取数据的deskew序列中，用于写入内存的训练数据模式保持在恒定值(D00,D01,D20,D21)，如图3波形图所示。在这个训练序列中，LBK0#和LBK1#都被设置为1。
配置选项控制寄存器时，Write_train_Enable位设置为1。从相同的数据总线采样第一和第二数据突发，但在写入存储器之前，第二数据突发互补。Write_train_Enable位对读取数据周期没有影响。
在将数据模式写入存储器之后，标准读取命令允许存储器控制器访问数据和易偏移的QK / QK＃。在Write_train_Enable = 1时，在读写期间将忽略DINVA / DINVB始终在读取期间切换。
如图3所示，写入内存的数据(D00、D01、D20、D21)都是1，对应的读取数据(Q00、Q01、Q20、Q21)在1和0之间切换。控制器必须捕获被切换的数据并进行验证。否则，需要精确校准以确认从控制器读取的数据消除偏差。
图3：读数据处理序列图显示写入内存的数据都是1，对应的读数据在1和0之间切换。
写下数据追逐
此时，地址、控制、时钟和数据输出已经消除了偏差。执行写操作前，需要重新进入配置模式，将write_train_enable对应位设置为0。
使用Write命令将写入数据追踪到内存，后跟正常操作模式下的读取命令进行写入数据。DE-SKEWED读取数据路径用于确定设备是否正确接收到写入数据。这允许控制器对DK / DK＃输入数据时钟进行以下信号：DQA，DINVA，DQB和DINVB。
接下来:为什么QDR-IV是网络系统的理想选择