QDR-IV总线反转功能可降低开关噪声
文章：Pritesh Mandaliya，Anuj Chakrapani
总线周转时间在决定读和写命令之间是否需要额外的间隔方面起着重要的作用。
QDR-IV SRAM的设计目的是提供同类中最好的随机事务率(RTR)性能，以满足要求很高的网络功能。在这个过程中，总线周转时间在决定是否需要额外的读写命令间隔以避免同一个I/O端口上的总线争用方面起着重要的作用。
让我们考虑QDR-IV HP SRAM中的端口a上的一个写命令和一个读命令。写数据被提供给DQA引脚正好三个时钟周期，从CK信号的上升沿到当写命令被发起时的周期。读取命令可以在下一个周期中发出，因为数据将在从CK信号上升边缘开始的5个时钟周期后在DQA引脚上可用。我们还有两个额外的周期，这将有助于适应总线周转时间和跟踪延迟(从ASIC/FPGA到QDR IV存储器)。因此，读命令可以在写命令之后立即启动。
在其他情况下，如果写命令跟随读命令，那么写命令应该在读命令之后三个时钟后发出。这是因为DQA中针会出现图5时钟读取数据读取命令后采样时钟信号的上升边CK,和写数据提供给DQA中针图到底是写命令后三个时钟周期采样时钟信号的上升边CK。否则，将会出现总线争用。因此，应发出写命令后的最小时钟周期由RL - WL + 1 (RL:读延迟;WL:写延迟，均以时钟周期计算)。额外的一个周期是为了允许正确地捕获数据并补偿总线周转延迟(通常是一个时钟周期)。
如果跟踪延迟大于总线周转延迟，那么' Read to Write '命令之间的间隔由:
在图1中，从读取命令的四个时钟周期后发出端口A上的写命令。这样做是为了避免由于读取和写入延迟的差异，总线上周到时间和跟踪延迟而导致的总线争用。
图1:此图显示QDR-IV HP SRAM时序分析。
巴士反演
QDR-IV器件支持总线逆变特性，以降低开关噪声和I/O功率。在内存事务中，内存控制器或QDR-IV都可以选择应用总线倒置。
因为QDR-IV设备中的伪开路（POD）信令模式为具有高侧终端的I / O信号提供了一个选择，所以在VDDQ中，信号驱动到逻辑高状态消耗零功率。因此，如果交易中的一半以上的位为零，则总线反转是与POD I / O信令一起使用的良好功能。请注意，内部QDR-IV对反转地址和数据总线负责处理数据完整性。
可以使用芯片配置寄存器启用或禁用地址和数据总线反转功能。
地址总线反演
AINV是双数据速率信号，并为发送到存储器设备的每个地址更新。AINV引脚指示地址总线（AN-A0）和AP是否被反转。AINV是一个有效的高信号。当AINV = 1时，倒置地址总线;当AINV = 0时，不反转地址总线。AINV引脚的功能由存储器控制器控制。
地址总线和地址奇偶校验位作为地址组（AG）被视为。表1列出了X18和X36 QDR-IV选项的AG定义和AINV设置条件。
表格1：AG定义
x36设备示例
没有地址总线反转
假设您要分别访问22h 000199和22h 3FFCFF地址。17个地址引脚需要在第一个和第二个地址之间切换逻辑状态，如表2(红色单元格)所示。这增加了开关噪声、I/O电流和地址引脚上的串扰。
表2:地址总线的顺序
与地址总线倒置
由表1可知，第1个地址组(22h 000199)满足反转逻辑条件。因此，内存控制器在传输第1个地址组之前，会将地址组(22h 000199 - > 22h 3FFE66)倒转，并将AINV引脚设为1。因为第2个地址组不需要倒装，所以内存控制器不做任何改变传输，AINV设为0。
表3:地址总线顺序与总线倒置
表3显示了地址总线反转的结果。您现在只能看到五个地址引脚需要切换逻辑（请参阅红色单元格）。因此，切换比特的总数减少到五个，这导致同时切换输出（SSO）噪声，I / O电流和串扰。因此，QDR-IV支持的地址总线反演功能有助于降低开关噪声的效果。