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QDR-IV银行计划以高速运营为目标

文章：Pritesh Mandaliya，Anuj Chakrapani

QDR-IV XP SRAM分为八组，以更高的频率工作，最大工作频率为1066MHz。

读取和写入命令由控制输入（LDA＃，RWA＃，LDB＃和RWB＃）和地址输入驱动。在输入时钟（CK）的上升沿采样控制输入。在输入时钟的下降沿采样端口B控制输入。表1显示了端口A和B读/写操作的条件。

表格1：显示端口A和端口B的读/写条件。

如图1和2所示，端口读取数据恰好出现在DQA引脚上，恰好在CK上升沿CK的QDR-IV HP SRAM和八个RL时钟周期后的QDR-IV HP SRAM和八个RL时钟周期之后的五个读取延迟（RL）时钟循环。QDR-IV XP SRAM。在发出读取命令时，在CK信号的上升沿的RL时钟周期的数量之后可用数据。

图1：此图显示读取定时。

端口A写入数据在QDR-IV HP SRAM的CK上升沿之后正好提供给DQA引脚三个写入延迟（WL）时钟周期，在QDR-IV XP SRAM的CK上升沿之后正好提供给五个WL时钟周期。当发出写入命令时，数据来自CK信号上升沿的WL时钟周期数。

图2：此图显示写入定时。

端口B读取数据来自DQB引脚，QDR-IV HP SRAM在CK下降沿之后正好有五个RL时钟周期，QDR-IV XP SRAM在CK下降沿之后正好有八个RL时钟周期。当发出读取命令时，从CK信号下降沿开始的RL时钟周期数之后，数据可用。

端口B写入数据在QDR-IV HP SRAM的CK下降沿之后的三个WL时钟周期和QDR-IV XP SRAM的CK下降沿之后的五个WL时钟周期内提供给DQB引脚。当发出写入命令时，数据来自CK信号下降沿的WL时钟周期数。

QVLDA / QVLDB信号表示各个端口处的有效输出数据。QVLDA和QVLDB在总线上驱动的第一个数据字在总线上驱动并在总线上驱动之前，在总线上驱动的半时钟周期进行了QVLDA和QVLDB。数据输出按照最后一个数据字进行三次说明。

高速运行的银行方案

QDR-IV XP SRAM分为八组，以更高的频率工作，最大工作频率=1066MHz。QDR-IV HP SRAM在非倾斜模式下以较低频率工作，最大工作频率=667MHz。

QDR-IV XP中较低的三个地址引脚（A2、A1和A0）选择将在读或写操作期间访问的银行。唯一的银行限制是每个时钟周期只能访问一次特定银行。QDR-IV XP SRAM的银行访问规则要求在端口B上访问的银行地址不能与在端口A上访问的银行地址相同。

如果发生银行违规，端口a上的读/写操作不受限制，因为它在时钟上升沿进行采样，而端口B上的读/写操作被拒绝。QDR-IV HP SRAM没有任何银行限制。

图3：*这是QDR-IV XP SRAM的写入/读操作。*

图4：这是QDR-IV HP SRAM的写入/读操作。

可以在每个存储器用于不同目的中使用的应用程序中作为应用程序的应用程序作为一个优势，并且在同一时钟周期中使用两次，可以看出QDR-IV XP SRAM的银行限制。一个示例可以是网络路由器可以在QDR-IV XP SRAM的每个库中存储不同的路由表的位置。如果在相同的时钟周期内未超过一次特定路由表，则可以实现高RTR。在这种应用中，可以实现的最大RTR是2132MT / s，工作频率为1,066MHz。

银行限制不影响交易率的另一种情况是，在物理层有多个端口，每个端口指向内存中的一个银行。这些端口将被多路复用到QDR-IV XP SRAM的端口A和端口B。在此配置中，由于每个银行连万博投注网址接到物理层的不同端口，因此无法在同一周期内两次访问任何银行。

但是，如果对存储银行的第一次访问是通过当前时钟周期的下降沿的端口B，则可以在一个时钟周期周期内再次访问同一个银行，并且第二个访问是通过下一个时钟的上升沿上的端口a循环。在图5中，在写入序列期间，在一个时钟周期期间，在写入序列中，PORT B和接入库Y.类似地，在一个时钟周期周期内的读取序列期间，端口B和接入库x。

图5：此图显示了在一个时钟周期内对同一内存库的访问。