首页»嵌入式系统»QDR-IV地址奇偶校验引脚确保数据完整性

QDR-IV地址奇偶校验引脚确保数据完整性

文章作者:Pritesh Mandaliya, Anuj Chakrapani

QDR-IV具有单地址总线，以双数据速率和高频率运行。

数据总线反演在数据线上执行类似的功能。然而，反转位是由内存控制器在内存写操作期间生成的，而QDR-IV内存中的反转逻辑在内存读操作期间生成反转位。

DINVA和DINVB引脚表示对应的DQA和DQB引脚是否倒转。DINVA和DINVB是活跃的高信号。当DINV = 1时，数据总线被倒置;当DINV= 0时，数据总线没有倒转。

DINVA[1]和DINVA[0]独立控制各自的DQA组。DINVA[0]分别涵盖了x36配置的DQA[17:0]和x18配置的DQA[8:0]。DINVA[1]分别涵盖了x36配置的DQA[35:18]和x18配置的DQA[17:9]。同样，DINVB[0]分别涵盖了x36配置的DQB[17:0]和x18配置的DQB[8:0]。DINVB[1]分别涵盖了x36配置的DQB[35:18]和x18配置的DQB[17:9]。

表1列出了x18和x36 QDR-IV选项的DINVA位描述和DINVA设置条件。

表1:数据总线反演条件

注:DINVA[1]、DINVB[0]和DINVB[1]各自的DQ组也可以应用类似的倒置逻辑。

x18设备的示例

没有数据总线反转
假设您想分别在DQA[8:0]上发送9' h007和9' h1f3。因此，6个数据引脚需要在第一和第二DQA[8:0]位之间切换逻辑，如表2(红细胞)所示。这将增加开关噪声、I/O电流和数据引脚上的串扰。

表2:数据总线的顺序

使用数据总线反演
由表1可知，第1个DQA[8:0]满足反演逻辑条件。因此，在内存控制器发送第一个DQA[8:0]之前，它将(9’h 007 - > 9’h 1F8)引脚倒置，并将DINVA[0]引脚设置为1。因为第2个DQA[8:0]不需要反转，内存控制器将不做任何改变传送它，并将DINVA[0]设置为0。

表3显示了数据总线反演的结果。在这种情况下，只有三个数据引脚需要切换逻辑(参见红色单元)。因此，开关位的总数减少到三个，从而降低了单点登录噪声、I/O电流和串扰。

表3:数据总线顺序与总线反转

地址奇偶校验

QDR-IV具有单地址总线，以双数据速率和高频率运行。因此，地址奇偶输入(AP)和地址奇偶错误标志输出(PE#)引脚在芯片中提供地址奇偶特性，以确保地址总线的数据完整性。AP函数是可选的;您可以使用配置寄存器启用或禁用它。

AP引脚用于提供跨地址引脚的偶校验(从an到A0)。如果AP的1和An到A0的总数之和为偶数，则设置AP值。对于x18数据总线宽度的设备，将AP设置为a[21:0]和AP的1个数为偶数。对于x36数据总线宽度的设备，设置AP与a[20:0]中1的个数为偶数。

x36设备示例

让我们取两个地址21'h1E0000和21'h1F0000，用于x36数据总线宽度的设备。表4显示了如何为每个地址设置AP值。

表4:地址奇偶校验

当奇偶校验错误发生时，第一个错误的完整地址被记录在配置寄存器4,5,6和7中，(参考相关的数据表以获得配置寄存器的更多信息)连同端口a /B错误位和地址反转位。端口A/B错误位指示从哪个端口地址奇偶校验错误发生:端口A为0，端口B为1。此信息保持锁定，直到在配置寄存器3的地址奇偶校验清除位上写一个1来清除。

两个计数器被用来指示如果多个地址奇偶校验错误已经发生。端口A错误数是端口A地址的校验错误数的运行计数。同样，端口B错误计数是端口B地址的校验错误的数量的运行计数。它们各自独立地计数到最大值3，然后停止计数。这些计数器是自由运行的，他们都是通过写一个1到地址奇偶校验错误清除位在配置寄存器3复位。

一旦发现地址奇偶校验错误，写操作将被忽略，以防止内存损坏。然而，读取操作将继续传入错误地址，错误数据将从内存中发送出去。

pe#是一个活跃的低信号，表示地址奇偶校验错误。在检测到地址奇偶校验错误后，pe#信号在8个周期内(在QDR-IV XP sram中)或5个周期内(在QDR-IV HP sram中)被设置为0。它一直保持断言，直到通过配置寄存器清除错误。地址转换完成后，即可完成地址奇偶校验。

一旦PE#降低，控制器必须停止内存操作，并使用配置寄存器将PE#重置为高。此外，由于AP错误检测导致设备阻塞了早期的写操作，控制器必须将数据重写到内存中。