PCI Express 3.0需要可靠的定时设计
文章：Amitava Banerjee＆Jeetendra Ashok
定时在使用PCI Express确定应用程序的可靠性时起着重要作用。通过了解时序架构对性能的影响，开发人员可以确保系统会符合严格的合规性要求。
PCI Express (PCIe)是芯片间通信的重要标准，是连接主板和外设卡的标准。然而，实现参考时钟以满足PCIe标准的各种要求是具有挑战性的。设计人员需要考虑频率、抖动、输出标准和其他特性。通过了解不同的PCIe架构，它们各自的参考时钟需求，以及时钟设备如何帮助满足各种PCIe参考时钟需求，开发人员可以设计可靠的系统。
PCIe架构
要了解PCIe中的参考时钟架构如何，请在像多功能打印机（MFP）这样的示例应用程序中查看典型的时钟架构。MFP的ASIC或SOC模块具有内置PCIe堆栈，以简化系统设计。显示了MFP功能模块的典型时钟界面图1。
图1所示。典型的多功能打印机(MFP)模块由多个时钟源驱动。
这里，多个模块需要多个格式的多个时钟。然而，他们需要与中央钟表生成装置同步。每个模块的时钟要求是由单独的时钟发生器满足的。这种时钟采购方法需要几个不同的部件，对PCB区域，BOM复杂性，功率预算和成本显着影响。
时钟发生器的设计为这类复杂系统的设计提供了一种更集成、更有效的方法。万博投注网址在图2，图1所示的所有独立时钟源被替换为单个时钟发生器IC。
图2。MFP模块中的单个时钟源可以用单个时钟发生器IC代替。
PCIE时钟架构
图3显示由高性能时钟（公共REFCLK，单独的REFCLK和数据时钟）支持的不同类型的行业标准PCIe时钟架构。
图3。时钟可以支持不同类型的行业标准PCIe时钟架构。
的常见的参考时钟（常见的REFCLK）架构是最常用的使用传播频谱技术的架构。扩展频谱孵蛋的用于应用程序减少电磁干扰(EMI)。时钟源需要分配到每个PCIe设备，同时保持多个时钟输出之间的偏差最小。
的Data clock参考时钟（数据时钟refclk）架构是最简单的时钟实现，因为它只需要一个位于发射机的一个时钟源。这里，接收器从源时钟提取嵌入的时钟。
在里面单独的参考时钟架构(Separate Refclk)，通信链路两端使用不同的时钟源。两端时钟源仍然可以有±300ppm的频率精度，因为PCIe标准允许发送端和接收端之间的总频率偏差为600ppm。
最新一代PCIe规格列表如下表1。
| 作为PCIe标准 | 年发布的 | 名义比特率 | 每个通道的数据吞吐量 | 最大数据吞吐量(32通道) |
| 2.1 | 2007 | 5.0 Gbps | 1 Gbps. | 32 Gbps |
| 3.0 | 2010 | 8.0 Gbps | 2 Gbps | 62 Gbps |
如果系统设计约束不合理，任何时钟IC的抖动性能都会受到影响。时钟抖动增加的典型噪声源如下:
- 如果板载电压调节器是电路降压/升压型，则开关频率及其更高的谐波将与内部锁相环（PLL）相结合，并产生嘈杂的时钟输出。
- 接口ic(如dsp、fpga和soc)的输入输出缓冲器可以以非常高的频率切换。如果时钟ic的电源没有与接口开关设备的电源正确隔离，时钟输出可能会出现噪声。
- 相邻的两条时钟线之间缺乏适当的屏蔽会导致两条线之间的互感，从而导致串扰，从而增加抖动。
过多的时钟抖动会使时钟设备不适合基于PCIe的应用，因为它对系统抖动裕度的负面影响，从而增加误比特率(BER)。
[继续阅读EDN美国:传播频谱时钟源]
塔瓦巴纳吉是应用工程师和Jeetendra Ashok.是柏树半导体的应用程序管理器。
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