通过应用更薄的基板减轻紧凑PCB上的串扰

文章作者:Chang Fei Yee

介绍相声

串扰是PCB上传输线之间的非故意电磁场耦合。这种现象成为信号完整性(SI)的主要罪魁祸首，导致数据通信中误码率和电磁干扰(EMI)的增加。随着线路板上两根相邻传输线之间的互感和电容的存在，随着转换速率的提高，串扰变得更加严重。串扰在紧凑的PCB上进一步增强，因为电路板空间有限，信号迹线之间路由得更紧密。

参照Eq.(1)[1]，可以通过减小PCB轨迹与参考平面[1][2]之间的介质厚度来减少串扰。本文着重观察PCB介质厚度对信号串扰的影响。利用Mentor Hyperlynx软件在频域和时域进行串扰分析。

（1）

D = PCB道之间的间距
H = PCB轨迹与参考平面之间的介电厚度

频域串扰分析

在本研究中，基于不同的PCB介质厚度，在Hyperlynx上构建了外部(即微带)和内部(即带状线)PCB层上的单端模式四种传输线模型。图1描绘了串扰仿真拓扑在频域中使用Hyperlynx表1中列出的每个输电线路模型,传输和接收端侵略者线分配的端口分别P1和P2,而传输和接收端受害者线分配的端口分别P3和P4。攻击者和受害者之间的耦合间隔和长度分别设置为痕迹宽度的1.5倍和1.5英寸。

图1所示。传输线模型的频域串扰仿真拓扑如表1所示

这四个传输线模型是用介质损耗衬底材料(即Dk 3.6和Df 0.01)叠层的。每个模型的道厚1.2 mil，模型1A设置为微带，基片厚度3 mil，道宽7 mil，以实现特性阻抗45.1 ohm。同时，1B型号的参数设置与1A相同，只是衬底厚度增加到4 mil，特性阻抗为53.7 ohm。与1A相比，1B的衬底厚度增加不超过1 mil，以将两个模型的迹阻抗限制在标称50欧姆的±10%公差范围内。本研究的兴趣在于改变衬底厚度，因此模型1A和1B的其他参数应保持不变。

表1:采用Mentor Hyperlynx模型的不同介质厚度的单端模式传输线

另一方面，表1中的模型2A设为对称中心带状线，道宽5 mil，道与上下参考面之间的衬底厚度5 mil，以实现特性阻抗45.7 ohm。同时，2B模型的参数设置与2A相同，只是道与上下参考面之间的衬底厚度增加到7 mil，以实现特性阻抗54.8欧姆(即在公称50欧姆的±10%公差范围内)。

通过对图1所示的4端口仿真拓扑进行现场求解，将表1传输线模型远端串扰S41参数绘制在图2中。嵌入式系统中的大部分数据通信协议都是源同步协议，即高速信号在任意时刻向同一方向传播。因此，我们关注的是受害者接收端的诱导噪声与相邻攻击者发射端的注入信号的比值(即S41参数)。较严重的串扰用较小的dB绝对值表示。

参考图2，在高达2ghz的宽带上，型号1A的S41比型号1B低约3 dB。类似地，S41的型号2A比2B至少低5db。这一结果表明，对于单端模式的微带和带状线而言，PCB轨迹与相邻参考平面之间的衬底或介质越薄，信号串扰越小。

图2所示。传输线模型频域远端串扰图如表1所示

时域串扰分析

继续对表1中列出的传输线模型进行时域串扰分析，拓扑如图3所示，其中攻击者信号的发射机在333 MHz切换。另一方面，受害者信号的发射机被卡得很低，以保持静音线路。

图3所示。传输线模型时域串扰仿真拓扑如表1所示

由于攻击者上的切换信号，受害者信号接收器上的噪声感应如图4所示。在微带上，即1A相对于1B模型，当应用较薄的衬底时，串扰幅度减少了24 mVpp。同时，在带状线上，即在2A和2B模型上，当使用较薄的衬底时，串扰幅值降低了45 mVpp。

图4所示。对于表1所列的传输线模型，受影响线路的接收机的噪声感应

总结

本文的研究成果证明，可以通过减小PCB轨迹与相邻参考平面之间的介质厚度来减少串扰。这种实现对于减少紧凑PCB上的意外耦合是至关重要的，由于有限的空间，线迹间距很小。

参考文献

[1] b·奥尔尼信号完整性，第2部分印刷电路板设计杂志

［2］《高速板布局指引》