具有宽带低阻抗的PDN设计的基本步骤
文章：张飞怡
本文讨论了在宽带范围内使用低阻抗设计板级配电网络（PDN）的基本步骤。
I.介绍
配电网络（PDN）是一种在印刷电路板（PCB）上的负载（例如IC）的低噪声和稳定功率的系统。它还提供了信号电流流量的低阻抗返回路径。PDN的四个主要元件包括电压调节器模块（VRM），旁路或去耦电容，电源平面电容和互连电感。
典型的PDN拓扑结构，即块状所有四个主要元素和其他寄生物质如图1 [1]所示。每个PDN元件的谐振频率分布在图2 [1]中示出，其由等式（1）[1]表示，其中频率与电感和电容的平方根成反比。所有这些PDN元素一起块并形成PDN阻抗。
l =寄生电感
C =电容
当VRM为负载供电时，负载的瞬态电流与PDN阻抗相互作用，产生噪声纹波，并返回到PDN。为了使噪声纹波最小化，PDN阻抗应保持在目标阻抗以下，目标阻抗由式(2)[2]控制。本文的后续部分将讨论设计低阻抗PDN的最佳实践。
Imax = ICs负载的最大电流
II。PDN设计低阻抗
为了设计低阻抗的PDN，必须密切监测旁路或去耦电容、功率面电容和互连电感等元件。
参考图2，旁路电容有助于将PDN阻抗保持在数百kHz和数百MHz之间的频率范围内。电容器的行为是非理想的，其由图3所示的集总电路模型表示，其中实际电容与寄生电感（ESL）和电阻（ESR）[3]串联。观察图4 [2]中电容器的阻抗轮廓，可以通过降低ESL和ESR来降低阻抗。具有材料COG的陶瓷电容器，X7R或X5R具有非常低的ESR。同时，通过使用具有较小包装尺寸的电容器[2]可以实现较低的寄生电感。
另一方面，不同的有效负载IC对旁路电容有不同的要求。总结了Xilinx Spartan-6 FPGA的不同电源轨所需数量的旁路电容的表如图5A [4]所示。例如，具有封装TQG144的设备LX4需要在Vccint轨处放置两个4.7 UF和一个0.47 UF旁路电容。To maximize the effect of noise suppression for the power rail, bulk bypass capacitors (i.e., capacitance larger than 1 uF) shall be placed as close as possible to the output of the VRM to filter low frequency noise, while decoupling capacitors (i.e., capacitance in sub-uF range) shall be placed as close as possible to the load to filter high frequency noise. The simulated plots of PDN impedance depicted in Figure 5b indicates that when 3 bulk bypass and 8 decoupling capacitors are placed along the power rail, the PDN impedance (i.e. green curve) of the PCB stays below 0.2 ohm across the wideband. Meanwhile, the PDN impedance soars above 0.5 ohm below the frequency of 1.5MHz (i.e. red curve) and beyond the frequency of 200MHz (i.e. blue curve) due to the removal of bulk bypass capacitors and decoupling capacitors respectively.
PDN阻抗也可以通过增加功率平面电容来最小化。参考图6a和式(3)所示的平面电容简化模型，通过增大功率与其参考面之间平行平面的面积，减小平行平面之间的衬底厚度，以及使用更高介电常数的衬底来增加电容。仿真比较了嵌入电容材料或ECM的虚拟电源平面的PDN阻抗(即，εr为9.5,d为0.5 mil)与FR4(即，εr为4.3,d为6.5 mil)。电源与接地面的交叠面积为4 × 3英寸。模拟图如图6b所示，与FR4相比，带ECM的PDN阻抗从100 MHz降低至500 MHz，降幅高达0.1欧姆。
εO=真空介电常数
w =铜宽度
l =铜长度
D =基板厚度
另一个关键步骤是最小化图7A [2]中所示的互连或环路电感。环路电感主要由通孔和连接电容器安装焊盘和通孔的迹线的寄生电感贡献。由于通孔引起的寄生电感由图7B和等式（4）[5]中的横截面图像表示。同时，安装焊盘和通孔之间的迹线的条带电感由等式（5）[6]表示。
图2中描绘的分流配置中的0.1UF电容器的模拟阻抗图。图8A所示的宽带横跨宽带，没有互连轨迹（即，粉红色曲线），电容器的阻抗经历最低阻抗。在500MHz处，进一步增加互连迹线长度至10密耳（即黑色曲线）将阻抗变为0.5欧姆。同时，图2中描绘的分流配置中的0.1UF电容器的模拟阻抗图。图8B示出了跨越宽带，通过高度（即绿色曲线）互连，电容器的阻抗经历最低阻抗。在500MHz处，通过高度至8密耳（即蓝色曲线）进一步增加互连以1欧姆的阻抗。因此，为了使互连电感最小化，通过减小功率和参考平面之间的基板厚度来降低通过高度。盖子垫也应施加以使带条电感的效果无效。
H =通过高度
d =通孔直径
l =痕量长度
w =跟踪宽度
T =痕量厚度
III。仿真PDN阻抗
一旦PCB被布置好，使用Mentor Graphic Hyperlynx进行布局后的功率完整性模拟，以计算PDN阻抗剖面。为了获得更高的精度，在模拟之前，应该在Hyperlynx中进行适当的配置。
PCB布局导入HyperlyNX后，必须键入完整的堆叠信息。随后，旁路电容（即，Spice或Thegstone）的仿真模型导入CAD工具。这些行为模型可在电容器制造商的网站上提供。
接下来是启动AC解耦模拟。CAD软件的AC解耦模拟既不覆盖VRM输出的阻抗也不是负载IC的输入。选择感兴趣的电源网络及其参考网（当前返回路径）进行分析。接下来，选择集总分析模式以计算覆盖整个PCB的覆盖功率网络的阻抗轮廓和连接到它的旁路电容。
图9中示出了PDN阻抗的模拟曲线（即，在Hz中的频率频率的阻抗）。该阻抗在频率范围内达到其峰值〜200MHz，幅度为2欧姆。
一旦模拟的PDN阻抗满足目标阻抗，原型PCB就由部件制造和组装。
IV。测量PDN阻抗
原型PCB的PDN阻抗通过从Keysight使用矢量网络分析器（VNA）E5071C进行2端口S参数测量。图10中示出了2端口S参数测量的测试设置。首先，两个母SMA连接器安装在电源网的铜填充上，如图11所示。在堵塞VNA端口的RF电缆之前对于PCB上的母SMA，使用ECAL N4431B从Keysight进行校准，以补偿由于RF电缆导致的损耗和偏斜。
2×2矩阵(即S11、S12、S21、S22)中s参数的测量以Touchstone格式保存。然后提取参数S21，利用Keysight的先进设计系统(ADS)，根据式(6)[8]对频域阻抗进行数学转换。
在转换之后，绘制测量的PDN阻抗（即，在Hz中的欧姆对频率的阻抗），如图12所示。
测量阻抗在~160 MHz和~320 MHz时分别达到约2欧姆的峰值，这与图9所示的模拟图有很好的相关性。
模拟阻抗不同于低频范围(即低于20mhz)的测量，这可能是由于分析引入的旁路电容的仿真模型的行为。此外，测量是在安装了包括VRM IC在内的组件的PCB上执行的，而在CAD软件中不允许在模拟过程中包含VRM的影响。此外，在400mhz以上，由于安装在PCB上的SMA连接器的剩余电感和通孔的寄生电感，测量到的PDN阻抗在量级上保持上升趋势。通过消除误差，实现了仿真与测量的相关性。
五。总结
本文从仿真和测量两方面研究了良好PDN设计的策略，以及PDN阻抗分析。这些程序对于确保电子设备按照规定正常工作并满足EMC/EMI标准的要求是必不可少的。
参考
[1]《配电网规划》，Barry Olney, In-Circuit Design Pty Ltd Australia
《高速传输配电网设计的基本概念》，F.Carrio, V.Gonzalez和E.Sanchis著
[3] AN574：印刷电路板（PCB）电力输送网络（PDN）设计方法，Altera
[4] UG393：Spartan-6 FPGA PCB设计和引脚规划指南，Xilinx
[5]第5节：高速PCB布局技术，高速模拟设计和应用研讨会，德州仪器
[6] John Ardizzoni的高速印刷电路板布局的实用指南
应用说明:用E5061B LF-RF网络分析仪评估DC-DC变换器和PDN, Keysight Technologies
[8]申请注意：使用2端口测量的超低阻抗测量，Keysight Technologies