空间DDR4的硬件设计考虑因素

文章:Rajan Bedi

DDR4将允许卫星行业提供高吞吐量的船上处理和增加的获取时间。

之前我介绍了用于空间应用的DDR4(见“快速DDR4 SDRAM,开启新的太空时代提供4 GB的易失性存储,时钟频率高达1.2 GHz,数据速率2.4 GT/s(带宽为172.8 GB /s)。与前几代SDRAM相比,DDR4包含了新的架构和硬件特性,可以提高容量、性能、可伸缩性、系统级可靠性和功耗效率。在这篇文章中,我将介绍这些设备,并讨论时序和信号完整性的考虑,以及此内存与fpga的连接,以确保您的航空电子设备设计是正确的第一时间。

一种SDRAM架构包括由行和列组成的二维数组组成的存储单元,如图所示图1.要选择一个特定的位,首先需要定位所需的行,然后是特定的列。一旦打开所需的行,就可以访问多个列,从而通过连续的读/写突发提高速度并减少延迟。

为了增加字的大小,内存有多个数组,这意味着当一个读/写访问请求时,内存只需要一个地址来访问每个数组中的一个位。

为了增加存储容量,SDRAM的内部结构增加了银行,如下图所示。银行交织进一步提高了绩效,每个都可以单独解决。

SDRAM位单元和DDR芯片的组织。

图1SDRAM位单元和DDR芯片的组织。

SDRAM的核心速度比其I / O速率慢,并且在每个列命令期间访问多个数据,然后将其序列化为/从接口序列化。DDR4基于8n-prefetch架构,它传输两个n在I/O上,每个时钟周期的位宽数据字。一个读或写操作包含一个8n-位宽,内部DRAM核心的四周期突发传输和八个相应的n-bit, I/O引脚的半时钟周期传输。

DDR4通过引入银行组扩展了上述SDRAM架构,允许在一组中预取8个,在另一组中独立执行第二次预取。实际上,DDR4时分复用它的内部银行组,以掩盖这样一个事实,即内部核心需要的时间比I/O接口上突发的八个字需要的时间更多。与DDR3相比,DDR4通过提供更多的银行和更小的行大小来提高性能,这意味着设备可以以更高的速率在不同的银行间循环。DDR4存储器的结构如下图所示(图2):为了支持更高的存储容量而无需添加额外地址引脚,DDR4使用新定义的ACT_n输入到命令引脚上的多路复用地址,RAS、中科院我们.如果ACT_n是低,这些输入是用作地址吗A16,A15,A14 PIN.分别。当ACT_n很高,它们恢复了SDRAM命令真值表中规定的正常功能。

DDR4银行集团。

图2DDR4银行集团。

Teledyne e2v的4gb,抗辐射DDR4T04G72是一个包含5个芯片的MCP,其中4个提供1GB (8gb)的存储,512 Mb x 16位,分为两组,每组有4个银行,如上所示。为了提高可靠性,一个72位数据总线由64位数据和8位数据组成,用于错误检测和纠正。该ECC功能在第5个模具内实现。该设备使用内部8n-预取缓冲区,以最大化高速操作,并提供可编程读,写,和附加延迟。

DDR4引入了许多硬件特性来降低功耗:首先,I/O电源(VDDQ)从DDR3使用的1.35 V轨降至1.2 V。一个单独的2V5电压,Vpp,已被添加到激活内部字线,降低10%的功耗。数据总线的I/O电接口已从推拉、存根串行终止逻辑(SSTL)更改为伪开放排水(POD)信号,如下图所示(图3).通过终止到VDDQ而不是VDDQ的1/2,信号摆动的幅度和中心可以根据每个设计的需要进行调整。POD I/O在驱动数据时降低了开关电流,因为只有0消耗功率。DDR4还提供数据总线反转,分配更少的位低,耗散更少的功率。减少切换导致更少的噪音和更清晰的数据眼。

DDR3推挽I/O信号与DDR4 POD。

图3DDR3推挽I/O信号(左)与DDR4 POD(右)。

统称,降低的VDDQ电压,外部VPP电源的使用来提升字线,改变对POD信令,以及VDDQ终端,以及先前讨论的具有较低激活电流的较小的行大小,相比减少了整体功耗的减少DDR3 SDRAM。在类似的数据速率下,DDR4设备具有30%的功率优势优势。这种改进可用于以更高的速度或较低的耗散操作SDRAM器件,以实现相同的性能。功率预测电子表格和ICEPAK / ECXML热型号可用于DDR4T04G72。

在系统级别上,DDR4提供了改进的可靠性、可用性和可服务性(RAS)。数据总线在写操作时的实时CRC错误检测,以及命令总线和地址总线的奇偶校验,如下图所示(图4).与DDR3不同,DDR4可以配置为在检测到奇偶校验错误时阻止命令。

由DDR4提供的系统级错误检测。

图4由DDR4提供的系统级错误检测。

对于在内存生命周期内无法使用ECC修复的软错误,DDR4提供了包后修复功能,对已经出现故障的行进行修复。这不仅提高了系统的可靠性和寿命,而且还提供了进一步的机制来防止单事件干扰。

DDR4还提供连接测试模式(CT),以检查内存和控制器之间的PCB迹线的连续性,而无需调用SDRAM的初始化序列。与传统的边界扫描测试不同,其中测试图案在每个时钟期间串行移位并从设备串行,CT模式使用更快,并行接口。

DDR4 I / O接口是一个真正的源同步设计,其中每个时钟周期使用双向数据频率捕获数据,dq.在读取操作期间,dq由存储器输出,与数据同步;对于写,频闪器由控制器提供,以数据为中心,提供同步参考。为了提高信号的完整性,随着数据传输速率的增加和幅度的降低,时钟和频闪信号是差分的,以抵消共模噪声。在PCB层面,dq对数据总线有相同的加载,应该以类似的方式路由。另一个地址、命令、控制和数据信号仍以单端方式工作,这使它们更容易受到噪声、串扰和干扰。

在PCB布局之前,重要的是要决定将多少可用的时间预算分配给路由不匹配。这可以通过考虑时间或整个时期的百分比来决定。,时钟频率为1.2 GHz,周期为833 ps。FR4的典型飞行时间为6.6 ps/mm,因此匹配轨迹至1 mm的长度约占跟踪调谐总周期的1.6%。如果您的设计不推动性能限制,您可以将总体时间预算的更大百分比分配给长度不匹配,以提供更多的路由灵活性并简化布局工作。

在计算PCB传播延迟时,请注意这些延迟对于内部(带状线)和外部(微带)层是不同的,因为它们的有效介电常数是不同的。孔道在Z方向上表示额外的长度,匹配的线中孔道的数量应该与相同的跨度相同,以忽略它们对总体时间预算的影响。

在PCB制作之前,建议进行后布局仿真以确定时间裕度和信号完整性。DDR4T04G72的IBIS和Spice型号允许您在设计周期的早期确认电气和时序遵从性。我使用Mentor Graphics公司(现为西门子公司)的HyperLynx LineSim和BoardSim分别验证布局前后信号的完整性,以优化终端和驱动强度,并验证时间裕度,以便在生产前放行。目前正在开发一种EBD模型。

为了验证使用内部路由层的控制器和存储器之间的信号完整性,图5说明了连接到单个DDR4T04G72数据线的PolarFire耐辐射FPGA的LineSim预测的眼图。多个DDR4设备也可以连接到单个FPGA,每个FPGA都有自己的IP控制器。

偏振光FPGA和DDR4T04G72之间的点对点连接。

图5偏振光FPGA和DDR4T04G72之间的点对点连接。

为了增加整体存储容量,相同的软IP还可以命令多个DDR4设备放置在飞近拓扑或蛤壳拓扑中,即公共时钟、地址、控制和数据信号,每个SDRAM有自己的芯片选择输入,如下图所示(图6).在这种情况下,传输线较长,电容负载较高,因此需要仿真来确定所需驱动器的电流强度。每个KU060 DDR4控制器的最大数据总线宽度为80位,可以访问多达4个外部存储器(依赖于电气负载),FPGA可以实例化两个这些ip。名义上,KU060可以在每个IP上连接2个外部存储芯片或1个DIMM,后者包含4个设备。要将存储容量增加到8gb以上(每个IP两个DDR4芯片),您可以考虑使用LRDIMM模式配置KU060(第4级),但使用信号完整性模拟验证电负载。

将多个DDR4设备连接到Xilinx KU060 FPGA。

图6将多个DDR4设备连接到Xilinx KU060 FPGA。

Xilinx提供了一个演示如何实例化DDR控制器的视频(参见“在Zynq UltraScale + MPSOC中配置DDR控制器)以及资源来计算最大速率和可以连接到fpga的外部SDRAM设备的数量。PolarFire的DDR4 IP提供72位的数据总线宽度,允许连接4个DDR4T04G72设备,如上图所示。

当DDR4T04G72连接到Xilinx的KU060或Microchip的PolarFire耐辐射fpga时表格下面总结了数据速率分别为1.33和1.86 GT/s时的存储容量和带宽。可以在FPGA中实例化的DDR4 IPs的最大数量取决于您特定的I/O使用,因此使用Vivado Design Suite或Libero SoC确认您的配置。NanoXplore的NG-Ultra也将支持DDR4 SDRAM。

系统存储容量和带宽。

表格系统存储容量和带宽(*确认装货).

DDR4的数据信号DQ、DQ、DM_n,在FPGA控制器和SDRAM中内置动态模上终止(ODT),通常,外部终止电阻需要被放置在地址、命令、控制和时钟网的远端,如图所示图78.然而,DDR4T04G72不需要这些,它包含所有高频接口信号的ODT。

传统的树状拓扑路由创建一个存根,它的长度随着接收者数量的增加而增加,从而减少了传输线的带宽。这就减弱了构成信号上升和下降边缘的高频成分,缩小了SDRAM的张开度。飞越路由减少了存根的数量和它们的长度。

飞越终止DDR4命令,地址和控制信号。

图7飞越终止DDR4命令,地址和控制信号。

DDR4差分时钟输入的飞越终止。

图8DDR4差分时钟输入的飞越终止。

DDR4对核心以及I / O具有模具电容,因此不需要为每个电源引脚对分配外部电容器。但是,对于DDR4T04G72,为DDR4T04G72指定了最小量的PCB去耦,以防止当SDRAM核心需要刷新,读取和写操作时从下垂。去耦还提供了输出驱动程序的读取期间的电流。核心要求是需要较大电容值的较低频率,而以更高的速率切换的驱动器需要低电感和更少的电容。

您已经完成了原理图设计、布局、预制时间和信号完整性检查,分包了PCB的组装,并验证了新板按预期启动。现在可以开始使用内存了。然而,在操作之前,DDR4必须被初始化,这样SDRAM才能理解它的工作频率和延迟参数。DDR3使用电压分压器创建Vdd/2作为参考,以决定是否DQ信号为0或1,如图3所示。DDR4使用一个内部电压基准,vrefdq.,其值必须在初始化阶段由内存控制器设置。此外,SDRAM需要定期校准输出驱动器阻抗和ODT值,以减少电压和温度的变化,这一过程称为ZQ校准。

可以使用DDR4之前的最后一步称为内存训练,其计算SDRAM及其控制器之间的读/写延迟。如图6所示,对于连接到FPGA的多个DDR4芯片,每个设备可以物理地位于与控制器的不同距离,导致时钟,频闪和数据之间的单独飞行时间偏斜。写入调平补偿这些差异!在循环拓扑中,每个芯片在不同时间接收命令,地址和控制,并通过始终在数据眼中间捕获来确保数据可以可靠地读取或写入SDRAM。内存训练最初校准接口以确保在操作之前确保足够的余量。

总之,DDR4将允许卫星行业提供更高吞吐量的机载处理和增加的获取时间,以实现新的地球观测、空间科学和电信应用,例如。、超高分辨率图像、实时流媒体视频和车载人工智能。如前所述,DDR4包含新的架构和硬件特性,需要考虑这些特性,以确保您的设计第一次是正确的。除了设备数据表外,还提供了DDR4T04G72的用户指南。为了满足您的上市时间需求,您可以从UltraLibrarianPCB CAD库到您想要的EDA工具。

DDR4首次将允许卫星和航天器制造商利用过去六年我们的商业表兄弟被利用的大型内存带宽。与现有合格的DDR3 SDRAM相比,DDR4T04G72可与最新的空间级FPGA和微处理器一起使用,例如Radto-Portant Qormino(参见“Qormino:一个紧凑的多核处理系统解决方案”)提供:

  • 内存带宽增加62% (0.172 Tb/s,数据速率2.4 GT/s),电流传输速度增加一倍
  • 增加25%的存储容量
  • 减少了76%的物理尺寸
  • 功耗降低了30%

直到下个月,第一个告诉我Pod的电压摆动将赢得一个火箭科学家课程世界巡回赛t恤。恭喜来自阿根廷的加布里埃尔,第一个回答了我之前帖子中的谜题。

这篇文章最初发表于经济日报

Rajan贝蒂博士是?的首席执行官和创始人sputnik该公司为电信、地万博投注网址球观测、导航、互联网和M2M/IoT卫星设计和制造一系列先进的L至k波段、超高吞吐量车载处理器、转发器和基于边缘的obc。该公司还提供空间电子设计咨询、航空电子测试、技术营销、商业智能和培训服务。拉詹也可以Twitter上的联系

太空芯片的设计咨询服务开发定制的卫星和航天器子系统,并建议客户如何使用和选择正确的组件,如何设计、测试、组装和制造太空电子产品。我们在我们的空间应用fpga培训课程

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