EDA需要突破来克服不断发展的SoC设计挑战

文章:Chouki Aktouf

随着系统复杂性的不断上升,EDA要想在SoC设计挑战中保持领先,就需要突破。

片上系统无处不在,尤其是电子设备,服务于新兴市场段,如5G,自动车辆和人工智能。这些复杂的活动需要在每秒运营数十亿运营时实时处理。随着系统复杂性继续上升,SoC设计群体正在安装压力下,以降低成本和比以往更低的成本和更短的交付产品提供更高效的产品 - 并且他们发现传统的设计方法和工具正在达到限制。如果eda是在不断发展的SoC设计挑战之前,需要突破。

SOC设计从集成过程开始,其中必须互连所选的知识产权块。挑战正在达到紧密截止日期内的最佳功率,性能和面积(PPA)组合,同时在控制下保持工程成本。在传统的EDA设计流程中,每个任务 - 功耗,架构,测试等 - 由超专业的工程师分开进行,并实现完成的设计需要在不同的团队中进行密切的通信和持续信息交换。设计的每个新迭代都重新启动信息交换过程。结果,迭代的数量越高,对项目的最终成本和时间的影响越大。

传统SoC集成流程不可避免地会产生许多迭代的一个原因是寄存器转移级(RTL)设计,它需要进行微调和增量优化,直到RTL2GDS合成过程达到最佳PPA结果。此外,为了从设计中提取更多的价值,并使IP核和soc成为现成商品,以前项目中的软IP核的设计重用率需要提高到更高的比例。万博投注网址最后,设计方法的前沿变化- - - - - -代表了与传统EDA实践和工具的根本背离——必须发生,才能完成今天SoC项目所需的更多任务,同时又不会把工程资源拉伸得太薄。值得注意的是,大多数EDA创新预计都发生在架构级,在SoC集成期间和RTL2GDS实现之前。

下面描述的方法变化将有助于克服这些挑战。

设计信息的统一处理
图1:设计信息的统一处理 (来源:事实上的技术

尽早启动SoC构建过程

加速此过程要求在处理设计信息时,EDA设计工具提供更高程度的自动化。该解决方案是一个统一的数据库,可容纳各种设计域和格式。在SoC构建过程中尽早,必须在尽早考虑所有设计信息,包括RTL,时序约束,电源,物理和测试。

在实践中,这种方法应允许非领域专家进行重要的设计决策。例如,CAD工程师或RTL设计者将具有从设计组件到合成的第一个SOC配置的能力。

最大化设计重用

在为复杂的soc构建可配置的IP子系统时,会消耗大量资源。因此,降低SoC设计的总体成本需要比传统情况下高得多的ip重用比率,而应对这一挑战需要一种新的设计重用方法和工具。在SoC集成过程中,EDA工具必须提供具有基本和高级设计提取功能的通用api。

让我们考虑低功耗应用程序的SoC集成要求的示例。电源架构或意图以统一的电源格式(UPF)数据库捕获。在组装或促进SOC级别的电力信息(图2A)之前,提取不同块的电源信息。传统上,电力提取是乏味的,手动过程。然而,UPF降级(图2B)越来越需要完全自动化的过程。

SoC集成过程中的电源设计重用
图2:SoC集成期间的电源设计重用。顶级功率集成(a)来源于功率设计提取(b)。 (来源:事实上的技术

促进设计空间探索

传统的SOC集成方法的另一个缺点是探索设计空间的过程的自动化自动化,并确定最佳的PPA设计配置。运行多个的工程资源的数量 - 如果手动手动运行的内容可能会过度,防止设计团队实现优化的解决方案。

配备物理设计信息,EDA工具应通过在寄存器传输级别创建不同的设计配置来实现物理识别SOC组件。这允许RTL检测和校正设计人员否则仅在合成之后发现的问题。这些问题包括连接问题,可以使展示和路由(P&R)成为一个痛苦的过程。

让EDA工具更聪明

人工智能及其衍生物的应用正在扩大,尤其是机器学习(ML)。EDA社区不能忽视利用ML算法解决SoC设计挑战的机会。从系统级到物理设计,每个EDA工具通常构建在复杂的算法之上,而不管设计任务是什么(仿真、形式验证、综合、DFT、P&R等)。关键的挑战是使这些算法与AI / ml兼容,并让它们在运行大量设计项目时从大量收集的数据中受益。

让我们以一个简单的SoC顶层集成为例。AI/ML的一个典型结果可能是达到积极PPA的SoC配置的最佳选择,例如更小的区域或CPU时间的急剧减少。然而,如果没有真实的生产数据,AI/ML就毫无用处。因此,EDA工具提供商和最终用户之间的紧密协作是成功的关键因素。

总而言之,考虑到AI/ML在其他行业的应用速度,如机器人和医疗保健,EDA工具供应商的AI/ML倡议相比之下显得怯懦。但行业不能忽视EDA的人工智能/ML结果。

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