通过优化电容提高ADC的速度和力量

文章作者:唐·迪丹吉

制作快速模数转换器(adc)有什么困难?在数字领域，减少几何形状和提高时钟速度通常可以提高性能。但在模拟领域，更小的晶体管和更快的时钟可能无法提供答案。除了对每秒千兆采样(GSPS) adc的商业研究，大学的研究项目也在致力于优化设计和驯服一个老对手——电容器。万博投注网址这些发现有助于提高ADC的速度和功耗，并能在较低的速度下节省更多的电能。

三种架构已脱颖而出，主要是更换速度快，但复杂的，功耗大，很难校准闪存转换器。努力集中于逐次逼近寄存器（SAR）ADC和Δ-ΣADC，或它们的混合，变焦ADC。在大大简单化方面，这些都使用一个数字 - 模拟转换器（DAC）输出与输入的模拟样品相比，具有各种环路滤波和校正技术，以几个比较周期后达到的结果;起始于N + 1，其中N分辨率的所希望的位。

电容器，老克星上面提到的，往往对大多数模拟工程师提供又爱又恨。太少电容，信号环和电源轨颤。太多的电容减慢信号像泥。而把事情恰到好处是很难的。匹配电容器是困难的，和寄生电容示出了在不方便的地方，尤其是当尺寸缩小。电容器也可用于超低功耗电路坏消息，绘图充电电流为电压波动。

为了了解正在发生的事情，我们先来看看自2020年以来发表的几项研究;提前向其他正在进行ADC改进的团队道歉。

靶向SAR DAC电容阵列

ADC设计者所面临的问题的一个很好的总结是在2020年论文由瑞典隆德大学的谭思宇发表。思玉的设计展示了不同的方法万博投注网址。关键发现来自10位同步SAR (SSAR)和异步SAR (ASAR)设计，采用7x时间交错，采用22纳米FD-SOI CMOS工艺实现。万博投注网址

在这些设计中，DAC用分裂电容阵列万博投注网址和桥式电容取代了传统的二进制加权n位电容，将总电容减少了一半。优化底板取样可降低充电功率93%以上。这为冗余位开辟了空间，有助于稳定时间和抵消非线性。ASAR ADC模拟出1.4 GSPS，在电容阵列上节省了很大的功耗，并简化了时钟缓冲。

图1二进制加权阵列显示底板采样(a)，而分DAC和主DAC的分裂电容阵列(b)。来源:“CMOS高速模数转换器”，隆德大学，2020年

后面发表在五月的更大飞跃的IEEE付费专区潜伏细节2021年一个更大的团队在杨百翰大学创造了一个8位，10 GSPS，8X时间交错SAR它看起来像与时钟缓冲类似的功率节省的ASAR架构。其中一个主要的研究人员埃里克Swindlehurst，工作在赛普拉斯半导体，英飞凌现在的一部分。经过三年的设计和测试的一年的结果：一个ADC在一个28纳米CMOS工艺实现10 GSPS功耗仅为21毫瓦。

该团队在电容器阵列之后全力以赴，将电容器对称分组，同时缩放极板面积和间距，以消除三分之二的底板寄生电容。冗余位也帮助他们设计了量子化的sub-radix-2缩放。他们还采用了双路引导开关配置，将信号从寄生电容中分离出来，消除了非线性，并将无杂散动态范围提高了5 dB以上。

在回路中寻找更多的电容器

在不同的方向，一队在荷兰代尔夫特理工大学去工作，上高效节能，高线性度，高动态范围连续时间放大音频ADC。速度明显低于与音频处理时，但在移动设备中，功耗是至关重要的。再次，键的观察是在许多设计中嚼起来功率使用的开关电容前端。万博投注网址

该小组在代尔夫特理工大学有3结合的异步5位SAR ADC^rd.为了单比特的连续时间三角积分调制器。他们深深地潜入前馈回路滤波器，平衡功耗，噪音和线性度的因素。三个整合阶段，他们减少了积分电容，并加入串联电阻，从而使输入电阻。他们还去每个积分放大器内部，增加了斩波器，以减少1 / f噪声和类似的移动阻抗朝向电阻。

图2.与串联电阻的简化CT变焦ADC增加了集成左右阶段。来源：“连续时间放大ADC的低功耗音频应用，”代尔夫特理工大学

该设计采用160纳米工艺，在20 kHz带宽下，峰值信噪比为108.1 dB，峰值信噪比为106.4 dB，动态范围为108.5 dB，仅消耗618 uW。

小事意义重大

这三个例子都有一个共同的主题:不是创建新的ADC架构，而是重点优化放置和寄生电容以提高速度和功耗。其中一些工作是在22nm节点上完成的，这对通常保守的模拟设计来说是一个转变。万博投注网址这将是有趣的，看看这项研究如何在商业设计中出现，以及铸造厂是否会在捕获这些微小但重要的优化方面为模拟团队提供帮助。万博投注网址

本文最初发布行星模拟。

在通用动力公司在导弹制导系统花费了十年之后，唐Dingee成为VME总线的传道者和单板计算机技术为摩托罗拉。他写的传感器的ADC / DAC和信号星球模拟处理。