IMEC呈现CFET.

文章：IMEC

LEUVEN (Belgium) – June 20, 2018 – At this week’s 2018 Symposia on VLSI Technology and Circuits, imec, the world-leading research and innovation hub in nanoelectronics and digital technology, will present a process flow for a complementary FET (CFET) device for nodes beyond N3. The proposed CFET can eventually outperform FinFETs and meet the N3 requirements for power and performance. It offers a potential area scaling of both standard cells (SDC) and memory SRAM cells by 50%.

CFET是纳米线晶体管周围的垂直堆叠栅极的进一步演变。而不是堆叠n型或p型器件，它彼此顶部堆叠。IMEC的提出的流量包括在P型翅片上堆叠N型垂直片材。这种选择利用FinFET过程流程，并从底部PFET中的应变工程潜力中受益。基于TCAD分析，所提出的CFET可以满足N3的电力和性能目标，在那里它将优于FinFET。然而，需要减少深通孔的主导寄生电阻。这可以通过使用例如使用例如使用例如使用例如MOL）触点的先进中间来实现。钌。

设计 - 技术协同优化（DTCO）分析表明，SDC或SRAM电池中使用的CFET装置的潜力降低了50％。SDC区域主要通过访问晶体管端子来驱动。因此，使用CFET的区域增益不会躺在有效占地面积的减小中，而是以相当大的简化晶体管终端接入。通过完全受益于CFET架构，可以将SDC减少到三个路由轨道，而今天最先进的FinFET库需要六个。对于SRAM电池，由于新的交叉耦合方案，可以允许我们将小区高度从T6扩展到T4的新交叉耦合方案来进行相同的区域减少。

“Given its excellent characteristics and scaling potential, the CFET device is an excellent contender for the new device architecture we need for nodes beyond N3, pushing the horizon for Moore’s Law farther out,” stated Julien Ryckaert, distinguished member of the technical staff at imec.

这些结果将于6月21日在VLSI技术研讨会上呈现，会议T13：FET性能和缩放。该研究是与设备公司Tel Coventor和Lam Research的合作进行，并使用IMEC的主要计划合作伙伴，包括Globalfoundries，Huawei，Intel，Micron，Qualcomm，Samsung，SK Hynix，索尼半导体解决方案，Toshiba Memory，TSMC和Western Digital。