环路稳定性对电力完整性的影响

文章作者:Chang Fei Yee, Keysight

看看配电网络的概念

抽象的:

本文简要介绍了配电网络(PDN)的概念和电压调节器模块(VRM)的环路稳定性。此外,通过测试不同范围的相余量及其对VRM输出的开关噪声幅度的影响,研究了VRM对VRM对功率完整性的回路稳定性的影响。使用矢量网络分析器(VNA)和示波器来执行环路稳定性和VRM输出噪声测试。分析的设置和结果在本文的后期部分详细讨论。

作品简介:

PDN (power distribution network)由VRM (voltage regulator module)到PCB (printed circuit board)上集成电路(ic)的所有互连组成。一个好的PDN为集成电路提供低噪声和稳定的功率。PDN的主要部件有VRM、bulk bypass and decoupling capacitors、plane、die capacitors和过孔[1]。典型的PDN拓扑如图1[1]所示。本文研究了VRM回路稳定性(即相位裕度)对功率完整性(即VRM输出开关噪声幅值)的影响。

TEDC2图1

图1. PDN拓扑

开关模式VRM取决于闭合反馈控制环路,以确保预期的输出电压和电流在不同的负载条件下保持良好[2]。通过调谐控制回路[2],影响VRM等VRM的主要性能方面,如线/负载调节,稳定性和动态响应。典型的VRM控制回路如图2所示。2 [3]。通过将硬连线的补偿网络调谐到VRM [2]来优化反馈控制回路。

TEDC2图2

图2.典型的VRM控制回路

控制回路的特征在于其频率响应,其指示VRM如何在某些频率范围的定义操作条件下反应。VRM的频率响应显示了输入电压,负载和占空比的变化如何影响频域中的输出电压。VRM的反应时间,精度和稳定性受其频率响应的影响[2]。

如图2所示,为了保证在不同的工作条件下(如负载、输入电压和温度的变化),VRM采用输出回给误差放大器的负反馈。测量和绘图增益和相位的一个完整路径的闭环执行,以确保稳定的反馈电路[3]。相位和增益裕度用来确定反馈回路的稳定性。反馈回路设计不当会导致VRM输出不稳定,如振荡、超调、欠调和其他意外特性,从而导致系统故障[3]。图3中的Bode图[3]是显示VRM环路增益和相位的一个例子。对于带负反馈的降压VRM,相位裕度是在交叉频率(即控制环输入输出增益越过0dB的频率)下相位图与0o之间的测量。

TEDC2图3

图3所示。显示VRM循环增益和相位的波德图示例

参考Eqn。(1)“[4]”,交叉频率选择为VRM节点交换频率的十分之一~五分之一,以实现稳定的环路。此外,最小45o相位裕度被用作安全目标规范。较低的相位裕度导致更快的环路响应时间,但风险控制环路[3]不稳定的可能性。
Fc = (1/10 ~ 1/5) x Fsw (1)
FC =循环的交叉频率
Fsw = VRM节点的切换频率

分析和结果:

In order to study the impact of loop stability (i.e., phase margin) on power integrity (i.e., VRM output switching noise), the compensation filter that consists of a resistor and capacitor (RC) series network in a VRM under test was tuned to achieve various phase margin (i.e., 66.43o, 20.87o, 0.38o and -22.26o) and subsequently VRM output noise amplitude was observed.

使用Keysight的向量网络分析器(VNA)E5061B执行环路增益和相位测量,其中图4中所示的测试设置包括。4 [5]。在该测试中,VRM使用负载条件1a下降5V至1.2V。VRM具有520kHz开关频率。The low impedance test signal of VNA (i.e., power set as -30dBm, sweeping from 100Hz to 1MHz) was injected across the 50 ohm shunt resistor (i.e., inserted between output and feedback network of VRM) via an isolation transformer to measure the loop gain with the ratio measurement T/R without disturbing the original loop characteristics of the VRM under test [5] and also to avoid the power being injected back to the VNA that potentially causing damage to the instrument [3]. At the same time, passive probes were connected across the shunt resistor while port T and R of VNA were set with 1Mohm input impedance. All the wiring in test setup shall be kept as short as possible to minimize the parasitic that might affect measurement accuracy.

TEDC2图4

图4.使用VNA E5061B测试环路增益和相位测量的测试设置

Subsequently with the same aforementioned input and load condition, the VRM output in time domain for various phase margin (i.e., 66.43o, 20.87o, 0.38o and -22.26o) by tuning compensation RC network was measured using Keysight’s oscilloscope MSO6102A (i.e., input channel set as DC coupling and 1Mohm impedance). The Bode plots in VNA E5061B and VRM output waveform plots in oscilloscope MSO6102A for various test cases are shown in Fig. 5-8.

With reference to results of test case 1 in Fig. 5, where compensation RC network was tuned to achieve 66.43o phase margin and ~ 57kHz crossover frequency, the VRM output waveform ramped up nicely without overshoot and undershoot. The switching noise amplitude was 25mVpp (i.e., ±1% of 1.2Vout) at steady state. Assuming this Vout is supplied to the core of FPGA, which requires 1.2V ±5% under normal operating condition [6], this compensation RC network design meets the specification.

TEDC2图5

图5所示。图左为VRM相位裕度66.43°时的波德图,图右为VRM输出波形

另一方面,根据图6中测试用例2的结果,调整补偿RC网络实现20.87o相位裕度和~ 38kHz分频后,VRM输出波形增大,超调1.28V。稳态时开关噪声幅值为50mVpp(即1.2Vout的±2%)。假设这个Vout是提供给FPGA的核心,在正常工作条件[6]下需要1.2V±5%,这个补偿RC网络设计不符合规范,因为1.28V的爬升超调超过了[6]推荐工作条件下规定的最大极限。会对电子负载造成长期的可靠性问题。

TEDC2图6

图6所示。相位裕度为20.87o时的波德图(左)和输出波形(右)

同时,基于图7中的测试壳体3的结果。在图7中,调整补偿RC网络以实现0.380相位距和〜36kHz的交叉频率,VRM输出波形升高为1.6V过冲。开关噪声幅度为70mVPP。假设该VOUT提供给FPGA的核心,这在正常操作条件下需要1.2V±5%[6],这种补偿RC网络设计不符合规范,因为斜坡超过1.6V的超出最大限度在[6]的推荐操作条件下,将失败系统启动并导致电子负载的长期可靠性问题。

TEDC2图7

图7.在0.380相余量下VRM的Bode Plot(左)和输出波形(右)

参考图8中的测试壳体4的结果。在图8中,调整补偿RC网络以实现-22.260相位裕度和〜78kHz的交叉频率,VRM输出波形具有切换噪声幅度160mVPP。此外,开关频率为55kHz,而不是前三个测试用例中观察到的520kHz。该补偿RC网络设计导致切换故障和输出振荡大于[6]中规定的正常操作条件下的负载耐受性。这将失败系统启动并导致电子负载的长期可靠性问题。

TEDC2图7

图8所示。图左为VRM -22.26o相位裕度时的波德图,图右为VRM输出波形

结论:

功率完整性是通过PCB上的PDN提供给电子负载的功率如何稳定和低噪声的一个方面。本文的研究工作证明了VRM回路稳定性(即相位裕度)影响电源完整性(即输出开关噪声特性)。为了使VRM的输出超调、欠调和振荡最小,建议在指定的输入供应和输出负载条件下,将补偿网络调整到最小45o的环相位裕度和交叉频率在VRM切换频率的十分之一到五分之一之间。

参考:

  • [1] B. Olney,配电网络规划,http://www.icd.com.au/articles/pdn_planning_pcb-may2012.pdf
  • [2] S.保持,了解切换稳压器控制环路响应,https://www.digikey.com/en/articles/techzone/2015/sep/ungulatoring-switching-regulator-control-loop-response
  • [3] R. Hanrahan,测试电源 - 稳定,http://www.edn.com/design/power-management/4412230/testing-a-power-supply-tability-part-3-
  • [4] M.Rahimi,P. Pareo和P. ASADI,COUNT转换器的补偿器设计程序,带电压模式误差放大器,https://www.infineon.com/dgdl/an-1162.pdf?filed=5546d462533600a40153559a8e17111a
  • [5] Keysight Technologies:使用E5061B LF-RF网络分析仪评估DC-DC转换器和PDN,http://literature.cdn.keysight.com/litweb/pdf/5990-5902 .pdf
  • [6] Xilinx Spartan-6 FPGA数据表:DC和切换特征,https://www.xilinx.com/support/documentation/data_sheets/ds162.pdf
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